DE10116347B4 - Method and circuit arrangement for converting a first sampling rate into a second sampling rate - Google Patents
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Abstract
Verfahren zur Umsetzung einer ersten Abtastrate in eine zweite Abtastrate, wobei ein Zähler (Z) vorgesehen wird, wobei eine Signalquelle (Q) Signale mit der ersten Abtastrate erzeugt, wobei die von der Signalquelle (Q) gelieferten Abtastwerte in einen Pufferspeicher (P) geschrieben werden, wobei die aus dem Pufferspeicher gelesenen Abtastwerte in einer Signalsenke (S) mit der zweiten Abtastrate verarbeitet werden und wobei die erste Abtastrate kleiner als die zweite Abtastrate gewählt wird,
dadurch gekennzeichnet,
daß in der Signalquelle (Q) der Zähler (Z) zu jedem Abtastzeitpunkt der ersten kleineren Abtastrate um ein vorgebbares Inkrement I bis zu einem vorgebbaren Zählerhöchststand H inkrementiert und anschließend auf Null gesetzt wird, um einen Grundtakt GT zu erzeugen,
daß in der Signalquelle (Q) aus den Abtastwerten mit der ersten kleineren Abtastrate durch Interpolation die Abtastwerte mit der zweiten Abtastrate erzeugt und in unregelmäßigen Zeitabständen in den Pufferspeicher (P) geschrieben werden,
daß die Abtastwerte mit...Method for converting a first sampling rate into a second sampling rate, a counter (Z) being provided, a signal source (Q) generating signals with the first sampling rate, the sampling values supplied by the signal source (Q) being written into a buffer memory (P) the sample values read from the buffer memory are processed in a signal sink (S) with the second sample rate and the first sample rate is chosen to be smaller than the second sample rate,
characterized,
that in the signal source (Q) the counter (Z) is incremented by a predeterminable increment I up to a predeterminable counter maximum H at each sampling instant of the first smaller sampling rate and then set to zero in order to generate a basic clock GT,
that in the signal source (Q) from the samples with the first smaller sampling rate by interpolation, the samples with the second sampling rate are generated and written into the buffer memory (P) at irregular time intervals,
that the samples with ...
Description
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Umsetzung einer ersten Abtastrate in eine zweite Abtastrate, wobei eine Signalquelle Signale mit der ersten Abtastrate erzeugt, die in einer Signalsenke mit der zweiten Abtastrate verarbeitet werden.The invention relates to a method and a circuit arrangement for implementing a first sampling rate into a second sampling rate, wherein a signal source signals with the generates the first sampling rate in a signal sink with the second Sample rate are processed.
In der digitalen Audiosignalverarbeitung ist bei der Vernetzung von Systemen, die mit unterschiedlichen Abtastraten arbeiten, eine Umsetzung der Abtastraten der Audiosignale erforderlich. Beispielsweise wird eine Umsetzung einer Abtastrate von 44,1 KHz in eine Abtastrate von 48 KHz oder in umgekehrter Richtung durchgeführt, weil in der professionellen Studiotechnik eine Abtastfrequenz von 48 KHz üblich ist, während im Consumer-Bereich CD-Spieler mit einer Abtastfrequenz von 44,1 KHz arbeiten.In digital audio signal processing is in networking systems with different sampling rates work, a conversion of the sampling rates of the audio signals required. For example, a conversion rate of 44.1 kHz is implemented done in a sampling rate of 48 kHz or in the opposite direction because a sampling frequency of 48 in professional studio technology KHz common is while in the consumer sector CD players with a sampling frequency of 44.1 KHz work.
Zur Umsetzung einer ersten Abtastrate in eine zweite sind sog. Abtastratenwandler bekannt, die jedoch mit aufwendigen Interpolationsfiltern ausgerüstet sind, welche einen hohen Rechenaufwand bedingen.To implement a first sampling rate in a second so-called sample rate converters are known, but they do are equipped with complex interpolation filters, which have a high Computational effort required.
Ein derartiges Interpolationsfilter
kommt beispielsweise in dem in der Druckschrift
Es ist Aufgabe der Erfindung, ein Verfahren und eine Schaltungsanordnung zur Umsetzung einer ersten Abtastrate in eine zweite Abtastrate so zu gestalten, daß der Aufwand – insbesondere der Rechenaufwand – bei der Umsetzung der Abtastraten erheblich verringert wird.It is an object of the invention Method and a circuit arrangement for implementing a first Sampling rate in a second sampling rate so that the effort - in particular the computing effort - at the implementation of the sampling rates is significantly reduced.
Eine erste verfahrensmäßige Lösung dieser Aufgabe wird mit den in Anspruch 1 angegebenen Merkmalen gelöst.A first procedural solution to this task is solved with the features specified in claim 1.
Eine zweite verfahrensmäßige Lösung dieser Aufgabe wird mit den im Anspruch 2 angegebenen Merkmalen gelöst.A second procedural solution to this The object is achieved with the features specified in claim 2.
Eine dritte verfahrensmäßige Lösung dieser Aufgabe wird mit den im Anspruch 3 angegebenen Merkmalen gelöst.A third procedural solution to this task is solved with the features specified in claim 3.
Eine vierte verfahrensmäßige Lösung dieser Aufgabe wird mit den im Anspruch 4 angegebenen Merkmalen gelöst.A fourth procedural solution to this task is solved with the features specified in claim 4.
Eine erste schaltungsmäßige Lösung dieser Aufgabe wird mit den im Anspruch 16 angegebenen Merkmalen gelöst.A first circuit-based solution to this task is solved with the features specified in claim 16.
Eine zweite schaltungsmäßige Lösung dieser Aufgabe wird mit den im Anspruch 17 angegebenen Merkmalen gelöst.A second circuit-based solution to this The object is achieved with the features specified in claim 17.
Eine dritte schaltungsmäßige Lösung dieser Aufgabe wird mit den im Anspruch 18 angegebenen Merkmalen gelöst.A third circuit-based solution to this task is solved with the features specified in claim 18.
Eine vierte schaltungsmäßige Lösung dieser Aufgabe wird mit den im Anspruch 19 angegebenen Merkmalen gelöst.A fourth circuit-based solution to this task is solved with the features specified in claim 19.
Das erste erfindungsgemäßte Verfahren betrifft die Umsetzung einer ersten kleineren Abtastrate in eine zweite größere Abstastrate, wobei eine Signalquelle Signale mit der ersten kleineren Abtastrate erzeugt, die in einer Signalsenke mit der zweiten größeren Abtastrate verarbeitet werden.The first method according to the invention concerns the conversion of a first smaller sampling rate into one second larger sampling rate, wherein a signal source generates signals with the first lower sampling rate, which is processed in a signal sink with the second larger sampling rate become.
In der Signalquelle wird ein Zähler zu jedem Abtastzeitpunkt der ersten kleineren Abtastrate um ein vorgebbares Inkrement I bis zu einem vorgebbaren Zählerhöchststand H inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt zu erzeugen.A counter is closed in the signal source every sampling time of the first smaller sampling rate by a predeterminable Increment I incremented up to a predeterminable counter maximum H and subsequently set to zero to generate a basic clock.
In der Signalquelle werden aus den Abtastwerten mit der ersten kleineren Abtastrate durch Interpolation die Abtastwerte mit der zweiten höheren Abtastrate erzeugt und in unregelmäßigen Zeitabständen in einen Pufferspeicher geschrieben, während sie von der Signalsenke in gleichen Zeitabständen aus dem Pufferspeicher gelesen werden.In the signal source, the Samples with the first smaller sample rate by interpolation generates the samples with the second higher sampling rate and at irregular intervals in a buffer memory while being written by the signal sink at equal intervals be read from the buffer memory.
Der Pufferspeicher wird mit dem von der Signalsenke erzeugten Takt der zweiten höheren Abtastrate ausgelesen. Der Signalquelle wird dieser Auslesetakt ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte in den Pufferspeicher geschrieben wie ausgelesen werden.The buffer memory is replaced by the the clock generated at the second higher sampling rate. This readout clock is also fed to the signal source in order to carry out a synchronization of the write and read accesses can. This synchronization ensures that in time On average, exactly as many samples were written to the buffer memory how to read out.
Das zweite erfindungsgemäße Verfahren sieht die Umsetzung einer ersten kleineren Abtastrate in eine zweite höhere Abtastrate vor, wobei eine Signalquelle Signale mit der ersten niederen Abtastrate erzeugt, die in einer Signalsenke mit der zweiten höheren Abtastrate verarbeitet werden.The second inventive method sees the conversion of a first, smaller sampling rate into a second, higher sampling rate before, wherein a signal source generates signals with the first low sampling rate, which processes in a signal sink with the second higher sampling rate become.
In der Signalsenke wird ein Zähler zu jedem Abtastzeitpunkt der zweiten höheren Abtastrate um ein vorgebbares Inkrement I bis zu einem vorgebbaren Zählerhöchststand H inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt zu erzeugen.A counter is closed in the signal sink every sampling time of the second higher sampling rate by a predeterminable Increment I incremented up to a predeterminable counter maximum H and subsequently set to zero to generate a basic clock.
In der Signalsenke werden aus den Abtastwerten mit der ersten kleineren Abtastrate durch Interpolation die Abtastwerte mit der zweiten höheren Abtastrate erzeugt.In the signal sink, the Samples with the first smaller sample rate by interpolation generates the samples at the second higher sample rate.
Die Abtastwerte mit der ersten kleineren Abtastrate werden von der Signalquelle in regelmäßigen Zeitabständen in einen Pufferspeicher geschrieben, während sie in unregelmäßigen Zeitabständen von der Signalsenke aus dem Pufferspeicher gelesen werden.The samples with the first smaller one Sampling rate is in regular intervals by the signal source a buffer memory while being written at irregular intervals of the signal sink can be read from the buffer memory.
Der Pufferspeicher wird mit dem von der Signalquelle erzeugten Takt der ersten kleineren Abtastrate beschrieben. Der Signalsenke wird dieser Schreibtakt ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte aus dem Pufferspeicher gelesen wie eingeschrieben werden.The buffer memory is written with the clock of the first smaller sampling rate generated by the signal source. This write clock is also fed to the signal sink by a synchroni to be able to perform the write and read accesses. This synchronization ensures that on average the same number of samples are read from the buffer memory as are written.
Das dritte erfindungsgemäße Verfahren dient zur Umsetzung einer ersten größeren Abtastrate in eine zweite kleinere Abtastrate, wobei eine Signalquelle Signale mit der ersten höheren Abtastrate erzeugt, die in einer Signalsenke mit der zweiten Abtastrate verarbeitet werden.The third method according to the invention serves to implement a first larger sampling rate into a second smaller sampling rate, with a signal source signals with the first higher Sampling rate generated in a signal sink at the second sampling rate are processed.
In der Signalquelle wird ein Zähler zu jedem Abtastzeitpunkt der ersten höheren Abtastrate um ein vorgebbares Inkrement I bis zu einem vorgebbaren Zählerhöchststand H inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt zu erzeugen.A counter is closed in the signal source every sampling time of the first higher sampling rate by a specifiable Increment I incremented up to a predeterminable counter maximum H and subsequently set to zero to generate a basic clock.
In der Signalquelle werden aus den Abtastwerten mit der ersten höheren Abtastrate durch Interpolation die Abtastwerte mit der zweiten niederen Abtastrate erzeugt und in unregelmäßigen Zeitabständen in einen Pufferspeicher geschrieben, während sie von der Signalsenke in gleichen Zeitabständen aus dem Pufferspeicher gelesen werden.In the signal source, the Samples with the first higher Sampling rate by interpolation the samples with the second lower Sampling rate generated and in irregular time intervals in a buffer memory while being written by the signal sink at equal intervals be read from the buffer memory.
Der Pufferspeicher wird mit dem von der Signalsenke erzeugten Takt der zweiten kleineren Abtastrate ausgelesen. Der Signalquelle wird dieser Auslesetakt ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte in den Pufferspeicher geschrieben wie ausgelesen werden.The buffer memory is replaced by the the signal sink generated clock of the second smaller sampling rate read. This readout clock is also fed to the signal source in order to carry out a synchronization of the write and read accesses can. This synchronization ensures that in time On average, exactly as many samples were written to the buffer memory how to read out.
Das vierte erfindungsgemäße Verfahren sieht die Umsetzung einer ersten höheren Abtastrate in eine zweite niedere Abtastrate vor, wobei eine Signalquelle Signale mit der ersten höheren Abtastrate erzeugt, die in einer Signalsenke mit der zweiten niederen Abtastrate verarbeitet werden.The fourth method according to the invention sees the implementation of a first higher Sampling rate into a second lower sampling rate, being a signal source Signals with the first higher Sampling rate generated in a signal sink with the second lower Sample rate are processed.
In der Signalsenke wird ein Zähler zu jedem Abtastzeitpunkt der zweiten kleineren Abtastrate um ein vorgebbares Inkrement I bis zu einem vorgebbaren Zählerhöchststand H inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt zu erzeugen.A counter is closed in the signal sink every sampling time of the second smaller sampling rate by a predeterminable Increment I incremented up to a predeterminable counter maximum H and subsequently set to zero to generate a basic clock.
Die von der Signalquelle erzeugten Abtastwerte mit der ersten höheren Abtastrate werden in gleichen Zeitabständen in einen Pufferspeicher geschrieben, aus dem sie in ungleichmäßigen Zeitabständen von der Signalsenke gelesen werden.The generated by the signal source Samples with the first higher Sampling rate are stored in a buffer memory at equal intervals from which they are written at irregular intervals of the signal sink can be read.
Der Pufferspeicher wird mit dem von der Signalquelle erzeugten Takt der ersten höheren Abtastrate beschrieben. Der Signalsenke wird dieser Schreibtakt ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte aus dem Pufferspeicher gelesen wie eingeschrieben werden.The buffer memory is replaced by the the clock of the first higher sampling rate generated by the signal source. This write clock is also fed to the signal sink to be able to synchronize the write and read accesses. This Synchronization guaranteed, that in time Read exactly as many samples from the buffer memory how to be registered.
Die erfindungsgemäßen Verfahren und Schaltungsanordnungen werden anhand der in den Figuren gezeigten Ausführungsbeispiele näher beschrieben und erläutert.The method and circuit arrangements according to the invention are described in more detail using the exemplary embodiments shown in the figures and explained.
In der Zeichnung zeigen:The drawing shows:
In der
In einer Signalquelle Q mit einem digitalen Signalprozessor DSP und einem Zähler Z werden Abtastwerte mit der ersten kleineren Abtastrate von z. B. 44,1 KHz erzeugt. Der Zähler Z wird zu jedem Abtastzeitpunkt der ersten kleineren Abtastrate von 44,1 KHz um ein vorgebbares Inkrement I bis zu einem vorgebba ren Zählerhöchststand H inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt zu erzeugen.In a signal source Q with a digital signal processor DSP and a counter Z are samples with the first smaller sampling rate of e.g. B. 44.1 KHz generated. The counter Z becomes the first smaller sampling rate at each sampling time from 44.1 KHz by a predeterminable increment I to a predeterminable ren Maximum count H incremented and then set to zero to generate a basic clock.
In der Signalquelle Q werden aus den Abtastwerten mit der ersten kleineren Abtastrate von 44,1 KHz durch Interpolation die Abtastwerte mit der zweiten höheren Abtastrate von z. B. 48 KHz erzeugt und in unregelmäßigen Zeitabständen in einen Pufferspeicher P geschrieben, aus dem sie eine Signalsenke S in gleichen Zeitabständen liest. Der Pufferspeicher P wird mit dem von der Signalsenke S erzeugten Takt CL von beispielsweise 48 KHz ausgelesen. Der Signalquelle Q wird dieser Lesetakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte in den Pufferspeicher geschrieben wie ausgelesen werden.In the signal source Q are off the samples with the first smaller sample rate of 44.1 KHz by interpolation the samples with the second higher sampling rate from Z. B. 48 KHz and generated at irregular intervals a buffer memory P is written, from which it is a signal sink S at equal intervals read. The buffer memory P is generated by the signal sink S. Clock CL of 48 KHz read out, for example. The signal source Q this reading clock CL is also supplied for synchronization to be able to carry out read and write access. This synchronization guaranteed that in time average as many samples in the buffer memory written as read out.
Die Abtastwerte x2(k') mit der zweiten
Abtastrate werden nach folgender Formel berechnet:
Die Abtastwerte x2 mit der höheren Abtastrate werden bei diesem Ausführungsbeispiel durch lineare Interpolation aus den Abtastwerten mit der kleineren Abtastrate von 44,1 KHz berechnet.The sample values x2 with the higher sample rate are in this embodiment by linear interpolation from the sample values with the small nern sampling rate of 44.1 KHz calculated.
Der Zählerhöchststand H ist z. B. zu 1764 gewählt. Bei jedem Abtastzeitpunkt der kleineren Abtastrate von 44,1 KHz wird der Zählerstand um ein Inkrement I von z. B. 156 erhöht. Ruf diese Weise wird ein Grundtakt GT von 3900 Hz definiert, der sich aus dem Zeitpunkt ergibt, zu dem der Zählerstand den Wert Null bzw. den höchsten Wert 1764 annimmt.The counter high H is z. B. selected to 1764. at every sampling time of the smaller sampling rate of 44.1 KHz the meter reading by an increment I of e.g. B. 156 increased. Call this way Defined basic clock GT of 3900 Hz, which results from the time at which the meter reading the value zero or the highest Value 1764.
Der Grundtakt GT berechnet sich wie
folgt:
Überschreitet der Zählerstand des Zählers Z den Zählerhöchststand H so wird ein zusätzlicher Wert x2(k' + 1) berechnet, bevor der diskrete Zeitindex k inkrementiert wird. Es werden daher für die Berechnung des Abtastwertes x2(k' + 1) dieselben Abtastwerte verwendet wie bei der Berechnung des Abtastwertes x2(k'). Erst danach wird der Zeitindex k inkrementiert. Der nun neu zur Verfügung stehende 44,1 KHz-Abtastwert dient der Berechnung des nächsten 48 KHz-Abtastwertes. Auf diese Weise werden in diesem 44,1 KHz-Abtastintervall zwei 48 KHz-Abtastwerte berechnet und in den Pufferspeicher P geschrieben.exceeds the meter reading of the counter Z the counter high H so becomes an additional value x2 (k '+ 1) calculated, before the discrete time index k is incremented. It will therefore for the Calculation of the sample value x2 (k '+ 1) uses the same samples as when calculating the sample x2 (k '). Only after the time index k is incremented. The now available 44.1 KHz sample is used to calculate the next 48 KHz sample. In this way, two 48 kHz sampling values are calculated in this 44.1 kHz sampling interval and written into the buffer memory P.
Mit Hilfe des aktuellen Zählerstandes kann die relative Lage des Ausgangstaktes von 48 KHz zu dem Abtasttakt von 44,1 KHz bestimmt werden. In den meisten Fällen liegt eine 48 KHz-Taktflanke zwischen zwei 44,1 KHz-Taktflanken. Ungefähr alle 11–12 Abtastwerte liegen jedoch zwei 48 KHz-Taktflanken zwischen zwei 44,1 KHz-Taktflanken. Dieser Zeitpunkt wird immer dann erreicht, wenn der Zähler Z seinen Höchststand H erreicht bzw. überschritten hat.With the help of the current meter reading can the relative position of the output clock of 48 kHz to the sampling clock of 44.1 KHz can be determined. In most cases there is a 48 KHz clock edge between two 44.1 KHz clock edges. Approximately every 11-12 Sampling values, however, are two 48 KHz clock edges between two 44.1 kHz clock edges. This time is always reached if the counter Z its peak H has reached or exceeded.
Der Pufferspeicher P wird mit dem Takt CL der Signalsenke S ausgelesen. Dieser Takt CL wird auch der Signalquelle Q zugeführt, um eine Synchronisation durchführen zu können. Die Synchronisation sorgt dafür, daß im zeitlichen Mittel so viele Abtastwerte zur Verfügung gestellt werden, wie auf der Ausgangsseite im 48 KHz-Takt ausgelesen werden. Zur Regelung des Ein- und Auslesens des Pufferspeichers P wird das Inkrement I oder der Zählerstand des Zählers Z erhöht oder erniedrigt. Eine Erhöhung oder Erniedrigung des Zählerstandes erzielt ein langsameres und feineres Nachregeln der Synchronisation als das Erhöhen und Erniedrigen des Inkrements I. Aus diesem Grund ist das Regeln des Ein- und Auslesens des Pufferspeichers P durch Erhöhen und Erniedrigen des Zählerstandes insbesondere bei kleinen Abweichungen zwischen dem externen 48 KHz-Takt und dem durch den Zähler Z erzeugten 48 KHz-Takt zu bevorzugen.The buffer memory P is with the Clock CL of the signal sink S read out. This clock CL is also the Signal source Q fed, to perform a synchronization to be able to. The synchronization ensures that in time average as many samples as are available the output side can be read out in 48 KHz cycle. For regulation the reading and reading of the buffer memory P becomes the increment I or the count of the counter Z increased or humiliated. An increase or Decrease in the counter reading achieves a slower and finer readjustment of the synchronization than raising and lowering the increment I. For this reason this is regulation the reading and reading of the buffer memory P by increasing and decreasing of the meter reading especially with small deviations between the external 48 KHz clock and that through the counter Z generated 48 KHz clock preferred.
In der
In einer Signalquelle Q werden Abtastwerte mit der ersten niederen Abtastrate von z. B. 44,1 KHz erzeugt und in gleichen Zeitabständen in einen Pufferspeicher P geschrieben, aus dem sie von einer Signalsenke S, in der ein digitaler Signalprozessor DSP und ein Zähler Z vorgesehen sind, in unregelmäßigen Zeitabständen gelesen werden. In der Signalsenke S wird der Zähler zu jedem Abtastzeitpunkt der zweiten höheren Abtastrate von 48 KHz um ein vorgebbares Inkrement I von z. B. 156 bis zu einem vorgebbaren Zählerhöchststand H von z. B. 1920 inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt GT zu erzeugen, der sich wie beim vorangehenden Ausführungsbeispiel berechnet.Sampled values are stored in a signal source Q the first low sampling rate of e.g. B. 44.1 kHz generated and in same time intervals written in a buffer memory P, from which it from a signal sink S, in which a digital signal processor DSP and a counter Z are provided are read at irregular intervals become. The counter is in the signal sink S at each sampling time the second higher Sampling rate of 48 kHz by a predeterminable increment I of z. B. 156 up to a predeterminable meter high H of z. B. 1920 incremented and then set to zero by one Generate basic clock GT, which is like in the previous embodiment calculated.
In der Signalsenke S werden aus den Abtastwerten mit der ersten niederen Abtastrate von 44,1 KHz durch lineare Interpolation die Abtastwerte mit der zweiten höheren Abtastrate von z. B. 48 KHz erzeugt. Der Pufferspeicher P wird mit dem von der Signalquelle Q erzeugten Takt CL mit der kleineren Abtastrate von 44,1 KHz beschrieben. Der Signalsenke S wird dieser Schreibtakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte aus dem Pufferspeicher gelesen wie eingeschrieben werden.In the signal sink S are from Samples with the first low sampling rate of 44.1 KHz linear interpolation the samples at the second higher sample rate from Z. B. 48 KHz generated. The buffer memory P is with that of the signal source Q generated clock CL with the lower sampling rate of 44.1 KHz. The signal sink S becomes this write clock CL also fed, in order to synchronize the write and read accesses can. This synchronization ensures that in time average as many samples from the buffer memory read how to be registered.
Die Abtastwerte mit der zweiten höheren Abtastrate werden nach der gleichen Formel wie beim vorangehenden Ausführungsbeispiel berechnet. Die Abtastwerte mit der höheren Abtastrate werden durch lineare Interpolation aus den Abtastwerten mit der ersten niederen Abtastrate von 44,1 KHz berechnet.The samples with the second higher sampling rate are according to the same formula as in the previous embodiment calculated. The samples with the higher sampling rate are given by linear interpolation from the samples with the first lower one 44.1 KHz sampling rate calculated.
Mit Hilfe des aktuellen Zählerstandes läßt sich die relative Lage des Ausgangstaktes von 48 KHz zu dem Abtasttakt von 44,1 KHz bestimmen.With the help of the current meter reading let yourself the relative position of the output clock of 48 kHz to the sampling clock of 44.1 kHz.
Der Pufferspeicher P wird vom Takt CL der Signalquelle Q mit einer Taktfrequenz von 44,1 KHz beschrieben. Der Signalsenke S wird dieser Schreibtakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Die Synchronisation bewirkt, daß im zeitlichen Mittel so viele Abtastwerte zur Verfügung gestellt werden, wie auf der Ausgangsseite im 48 KHz-Takt benötigt werden.The buffer memory P is from the clock CL of the signal source Q described with a clock frequency of 44.1 KHz. This write clock CL is also supplied to the signal sink S in order to carry out a synchronization of the write and read accesses can. The synchronization causes that in time average as many samples as are available the output side in 48 KHz cycle are required.
Zur Regelung des Ein- und Auslesens des Pufferspeichers P wird wie beim vorangehenden Ausführungsbeispiel das Inkrement I oder der Zählerstand des Zählers Z erhöht oder erniedrigt.For regulating reading and reading of the buffer memory P becomes as in the previous embodiment the increment I or the counter reading of the counter Z increased or humiliated.
In der
In einer Signalquelle Q mit einem digitalen Signalprozessor DSP und einem Zähler Z werden Abtastwerte mit der ersten höheren Abtastrate von z. B. 48 KHz erzeugt. Der Zähler Z wird zu jedem Abtastzeitpunkt der ersten höheren Abtastrate von 48 KHz um ein vorgebbares Inkrement I von z. B. 156 bis zu einem Zählerhöchststand H von beispielsweise 1920 inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt GT zu erzeugen.In a signal source Q with a digital signal processor DSP and a counter Z, samples with the first higher sampling rate of z. B. 48 KHz generated. The counter Z is at each sampling time of the first higher sampling rate of 48 kHz by a predeterminable increment I of z. B. 156 increments to a counter high H of 1920, for example, and then ge to zero sets to generate a basic clock GT.
In der Signalquelle Q werden aus den Abtastwerten mit der ersten höheren Abtastrate von 48 KHz durch lineare Interpolation die Abtastwerte mit der zweiten kleineren Abtastrate von 44,1 KHz erzeugt und in unregelmäßigen Zeitabständen in einen Pufferspeicher P geschrieben, aus dem sie eine Signalsenke S in gleichen Zeitabständen liest. Der Pufferspeicher P wird mit dem von der Signalsenke S erzeugten Takt von 44,1 KHz ausgelesen. Der Signalquelle Q wird dieser Lesetakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte in den Pufferspeicher geschrieben wie ausgelesen werden.In the signal source Q are off the samples with the first higher sampling rate of 48 KHz by linear interpolation the samples with the second smaller one Sampling rate of 44.1 KHz generated and in irregular time intervals in a buffer memory P is written, from which it is a signal sink S at equal intervals read. The buffer memory P is generated by the signal sink S. 44.1 KHz clock read out. The signal source Q becomes this reading pulse CL also fed to carry out a synchronization of the write and read accesses can. This synchronization ensures that in time average as many samples in the buffer memory written as read out.
Die Abtastwerte x2(k') mit der zweiten
niederen Abtastrate von 44,1 KHz werden nach folgender Formel berechnet:
Der Zählerhöchststand H ist z. B. zu 1920 gewählt. Bei jedem Abtastzeitpunkt der höheren Abtastrate von 48 KHz wird der Zählerstand um ein Inkrement I von z. B. 156 erhöht. Auf diese Weise wird ein Grundtakt GT von 3900 Hz definiert, der sich aus dem Zeitpunkt ergibt, zu dem der Zählerstand den Höchstwert 1920 annimmt.The counter high H is z. B. chosen to 1920. at every sampling time of the higher The sampling rate is 48 KHz by an increment I of e.g. B. 156 increased. In this way, a Defined basic clock GT of 3900 Hz, which results from the time at which the meter reading the maximum 1920 adopts.
Der Grundtakt GT berechnet sich wie
folgt:
Wenn der Zählerstand seinen Höchstwert H erreicht oder überschritten hat, wird kein neuer 44,1 KHz-Abtastwert berechnet. Vielmehr wird nur der aktuell vorliegende 48 KHz-Abtastwert in einen Interpolationsspeicher übernommen.When the meter reading reaches its maximum H reached or exceeded no new 44.1 kHz sample value is calculated. Rather it will only the currently available 48 kHz sample value is transferred to an interpolation memory.
Die relative Lage des Ausgangstaktes von 44,1 KHz zu dem Abtasttakt von 48 KHz läßt sich mit Hilfe des aktuellen Zählerstandes bestimmen.The relative location of the output clock from 44.1 KHz to the sampling clock of 48 KHz can be done with the help of the current count determine.
Der Pufferspeicher P wird vom Takt CL der Signalsenke von 44,1 KHz ausgelesen. Der Signalquelle Q wird dieser Lesetakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Die Synchronisation bewirkt, daß im zeitlichen Mittel so viele Abtastwerte zur Ver fügung gestellt werden, wie auf der Ausgangsseite ausgelesen werden. Wie bei den vorangehenden Ausführungsbeispielen erfolgt die Regelung des Ein- und Auslesens des Pufferspeichers P durch Erhöhen oder Erniedrigen des Inkrements oder des Zählerstandes. Wie bereits erwähnt wird eine bessere Regelung durch Erhöhen oder Erniedrigen des Zählerstandes erzielt.The buffer memory P is from the clock CL of the signal sink of 44.1 KHz read out. The signal source Q will this reading clock CL also fed to a synchronization to be able to carry out read and write access. The synchronization causes that in time averages as many samples as are available the output side can be read out. As in the previous embodiments the reading and reading of the buffer memory is regulated P by increasing or lowering the increment or the counter reading. As already mentioned better regulation by increasing or decrease the counter reading achieved.
In
In einer Signalquelle Q werden Abtastwerte mit der ersten höheren Abtastrate von z. B. 48 KHz erzeugt und in gleichen Zeitabständen in einen Pufferspeicher P geschrieben, aus dem sie in unregelmäßigen Zeitabständen von einer Signalsenke S gelesen werden, in der ein digitaler Signalprozessor DSP und ein Zähler Z vorgesehen sind. Die Signalquelle Q liefert die Abtastwerte mit der ersten höheren Abtastrate von z. B. 48 KHz. Die Signalsenke S gewinnt durch Interpolation aus den 48 KHz-Abtastwerten die 44,1 KHz-Abtastwerte der zweiten geringeren Abtastrate.Sampled values are stored in a signal source Q the first higher Sampling rate of e.g. B. 48 KHz and in equal intervals a buffer memory P written, from which they are at irregular intervals of a signal sink S can be read in which a digital signal processor DSP and a counter Z are provided. The signal source Q also supplies the samples the first higher Sampling rate of e.g. B. 48 KHz. The signal sink S wins by interpolation from the 48 KHz samples the 44.1 KHz samples of the second lower sampling rate.
In der Signalsenke S wird der Zähler Z zu jedem Abtastzeitpunkt der zweiten niedrigeren Abtastrate von 44,1 KHz um ein vorgebbares Inkrement von z. B. 156 bis zu einem Zählerhöchststand H von z. B. 1764 inkrementiert und anschließend auf Null gesetzt, um einen Grundtakt GT von z. B. 3900 Hz zu erzeugen. Der Pufferspeicher P wird mit dem von der Signalquelle Q erzeugten Takt CL von 48 KHz beschrieben. Der Signalsenke S wird dieser Schreibtakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Diese Synchronisation gewährleistet, daß im zeitlichen Mittel genau so viele Abtastwerte aus dem Pufferspeicher gelesen wie eingeschrieben werden. Sobald der Zählerstand den Zählerhöchststand von 1764 überschreitet, wird kein neuer 44,1 KHz-Abtastwert durch Interpolation erzeugt. Vielmehr wird der aktuelle 48 KHz-Abtastwert in einen Interpolationsspeicher übernommen. Der Zählerstandsunterschied zwischen zwei 48 KHz- Abtastwerten beträgt bei dem angegebenen Zahlenbeispiel 1764 – 156=1608.In the signal sink S, the counter Z becomes every sampling time of the second lower sampling rate of 44.1 KHz by a predeterminable increment of z. B. 156 up to a counter high H of z. B. 1764 incremented and then set to zero by one Basic clock GT from z. B. 3900 Hz. The buffer memory P is with the clock CL generated by the signal source Q of 48 KHz described. This write clock CL also becomes the signal sink S. supplied in order to synchronize the write and read accesses can. This Synchronization guaranteed, that in time average as many samples from the buffer memory read how to be registered. As soon as the meter reading the meter high from 1764, will not be a new 44.1 kHz sample generated by interpolation. Rather, the current 48 KHz sample transferred to an interpolation memory. The meter reading difference between two 48 KHz samples is in the given numerical example 1764 - 156 = 1608.
Die Abtastwerte x2(k') mit der zweiten
geringeren Abtastrate von 44,1 KHz werden nach folgender Formel
berechnet:
Zu den Zeitpunkten, zu denen ein neuer 44,1 KHz-Abtastwert berechnet wird, liegt der Zählerstand stets im Bereich zwischen Null und 1608.At the times when a the new 44.1 kHz sample value is calculated, the counter reading is always in the range between zero and 1608.
Wie bei allen Ausführungsbeispielen wird die relative Lage des Ausgangstaktes von 44,1 KHz zu dem Abtasttakt von 48 KHz aus dem aktuellen Zählerstand bestimmt.As with all embodiments the relative position of the output clock from 44.1 KHz to the sampling clock of 48 kHz from the current meter reading certainly.
Der Pufferspeicher P wird vom Takt CL von z. B. 48 KHz der Signalquelle Q beschrieben. Der Signalsenke S wird dieser Schreibtakt CL ebenfalls zugeführt, um eine Synchronisation der Schreib- und Lesezugriffe durchführen zu können. Ebenso wie bei den vorangehenden Ausführungsbeispielen bewirkt die Synchronisation, daß im zeitlichen Mittel so viele Abtastwerte zur Verfügung gestellt werden wie auf der Ausgangsseite ausgelesen werden. Die Regelung des Ein- und Auslesens des Pufferspeichers P erfolgt wie bei allen Ausführungsbeispielen durch Erhöhen oder Erniedrigen des Inkrements I oder des Zählerstandes Z. Wie bereits erwähnt, erzielt eine Erhöhung oder Erniedrigung des Zählerstandes ein langsameres und feineres Nachregeln der Synchronisation als das Erhöhen oder Erniedrigen des Inkrements I.The buffer memory P is the clock CL of z. B. 48 KHz of the signal source Q described. This write clock CL is also fed to the signal sink S in order to synchronize the write and To be able to carry out read accesses. As in the previous exemplary embodiments, the synchronization has the effect that, on average, as many samples are made available as are read on the output side. The regulation of the reading and reading of the buffer memory P is carried out, as in all the exemplary embodiments, by increasing or decreasing the increment I or the counter reading Z. As already mentioned, increasing or decreasing the counter reading achieves a slower and finer readjustment of the synchronization than the increasing or decreasing of increment I.
Die erfindungsgemäßen Verfahren und Schaltungsanordnungen sind insbesondere für den Consumer-Bereich geeignet, wo der Kostenvorteil gegenüber herkömmlichen Abtastratenwandlern eine wesentliche Rolle spielt, so z. B. bei der Vernetzung digitaler Audioquellen, die mit unterschiedlichen Abtastraten arbeiten, wie z. B. der DVD- und der CD-Spieler.The method and circuit arrangements according to the invention are especially for suitable for the consumer sector, where the cost advantage over conventional Sample rate converters play an essential role, such as. B. at the networking of digital audio sources with different Sample rates work, e.g. B. the DVD and CD players.
In professionellen Tonstudios wird zwar mit den beiden Abtastraten 44,1 KHz und 48 KHz gearbeitet, jedoch sind dort die Qualitätsanforderungen an die Abtastratenwandler sehr hoch. Mit einer einfachen linearen Interpolation lassen sich derart hohe Qualitätsanforderungen jedoch nicht mehr erfüllen. Aus diesem Grund lassen sich die erfindungsgemäßen Verfahren auch mit einer Interpolation höherer Ordnung durchführen.In professional recording studios worked with the two sampling rates 44.1 KHz and 48 KHz, however, the quality requirements are there the sample rate converters are very high. With a simple linear interpolation such high quality requirements however no longer meet. Out for this reason, the methods according to the invention can also be carried out with a Higher order interpolation carry out.
Ein wesentlicher Vorteil der erfindungsgemäßen Verfahren und Schaltungsanordnungen liegt darin, daß der Rechenaufwand zur Umsetzung der Abtastraten beträchtlich verringert wird.A major advantage of the method according to the invention and circuitry is that the computational effort to implement the sampling rates considerably is reduced.
- CLCL
- Taktclock
- DSPDSP
- digitaler Signalprozessordigital signal processor
- PP
- Pufferspeicherbuffer memory
- Signalquellesource
- SS
- Signalsenkesignal sink
- ZZ
- Zählercounter
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