DE10105251B4 - Electronic component, test configuration and method for testing connections of electronic components on a printed circuit board - Google Patents

Abstract

Verfahren zum Test von Anschlüssen mindestens eines elektronischen Bauteiles (1.X) auf einer Leiterplatte, insbesondere von Lötstellen zur Verbindung von Pins (2.X.Y) an die Leiterplatte, dadurch gekennzeichnet, dass für mindestens einen Pin (2.X.Y) eines elektronischen Bauteils (1.X) ein Testimpuls Φ_XX innerhalb des elektronischen Bauteils (1.X) erzeugt wird, ein von dem Pin (2.X.Y) reflektiertes Signal in eine Wechselbeziehung zu dem Testimpuls gesetzt wird und mindestens ein hieraus erhaltener Korrelationswert R mit einem zuvor festgelegten Sollwert verglich n und bewertet wird, wobei die Wechselbeziehung mittels Kreuzkorrelation zwischen dem Testimpuls und dem reflektierten Signal berechnet wird.Method for testing connections of at least one electronic component (1.X) on a printed circuit board, in particular of solder joints for connecting pins (2.XY) to the printed circuit board, characterized in that for at least one pin (2.XY) of an electronic component (1.X) a test pulse Φ _{XX is} generated within the electronic component (1.X), a signal reflected from the pin (2.XY) is set in correlation with the test pulse, and at least one correlation value R obtained therefrom is set with one previously setpoint is compared and evaluated, the correlation being calculated by cross-correlation between the test pulse and the reflected signal.

Description

Die Erfindung betrifft ein Verfahren zum Test von Anschlüssen mindestens eines elektronischen Bauteiles auf einer Leiterplatte, insbesondere von Lötstellen zur Verbindung von Pins an die Leiterplatte.The The invention relates to a method for testing terminals at least an electronic component on a printed circuit board, in particular of solder joints for connecting pins to the PCB.

Weiterhin betrifft die Erfindung ein elektronisches Bauteil, mit einem Test-Ein-/Ausgang und einer Vielzahl von Scanregistern (Boundary Scan Zellen), die über Pins an eine Leiterplatte kontaktiert sind. Die Erfindung betrifft darüber hinaus eine Testkonfiguration mit einer Leiterplatte, mit einer Vielzahl von elektronischen Bauteilen und Verbindungen zwischen den elektronischen Bauteilen, wobei die elektronischen Bauteile einen Test-Ein-/Ausgang und eine Vielzahl von Boundary Scan Zellen, die über Pins an die Leiterplatte kontaktiert sind, enthalten.Farther The invention relates to an electronic component with a test input / output and a plurality of scan registers (Boundary Scan Cells) that have pins contacted to a circuit board. The invention also relates a test configuration with a printed circuit board, with a variety of electronic components and connections between the electronic Components, the electronic components have a test input / output and a variety of Boundary Scan cells that have pins on the PCB are contacted.

Leiterplatten tragen heutzutage eine hohe Anzahl an elektronischen Bauteilen (Chips), die ihrerseits eine sehr hohe Dichte an integrierten Schaltkreisen (IC = Integrated Circuits) aufweisen. Die hierdurch erzielte hohe Leitungsdichte auf der Leiterplatte ist für die Durchführung von Tests, zum Auffinden von strukturellen Fehlern auf der Leiterplatte, problematisch.PCBs today carry a high number of electronic components (chips), which in turn has a very high density of integrated circuits (IC = Integrated Circuits). The result achieved high Line density on the circuit board is for the implementation of Tests to find structural defects on the PCB, problematic.

Eine Vielzahl von Methoden wurden entwickelt, um diese strukturellen Fehler aufzufinden, zum Beispiel mit Hilfe des integrierten Schaltkreistestes (ICT = In Circuit Test), derA Variety of methods have been developed to make this structural Finding errors, for example with the help of the integrated circuit test (ICT = In Circuit Test), the

Leiterplatten mit Nadelbettadaptern testet, des funktionellen Leiterplattentestes (FBT = Functional Board Tester), sowie mittels Methoden, die eine Kombination aus FBT und ICT darstellen.PCBs with needle bed adapters tests, the functional circuit board test (FBT = Functional Board Tester), as well as using methods that combine from FBT and ICT.

Als eine verbesserte Technik, Fehler in der Struktur der Leiterplatte aufzudecken, wurde der Boundary Scan Test entwickelt, der genauer beschrieben ist bei Parker, K.P., Boundary Scan Handbook, Boston, Mass., Kluwer Publishing 1998 und im IEEE Standard 1149.1, Test Access Port and Boundary-Scan Architecture, New York, IEEE, 1990. Im Vergleich zu den oben genannten Methoden sind bei dem Boundary Scan Test eine verbesserte Fehlererkennung und verkürzte Programmierzeiten von Vorteil. Problematisch ist jedoch, daß die erhaltenen Testdaten, wie auch bei ICT und FBT, auf ein externes Testsystem umgelagert werden, das zur Auswertung eine sehr komplexe Software und einen großen Speicher benötigt. Darüber hinaus sind die in dem Boundary Scan Test generierten Testvektoren (Testmuster) abhängig von den auf der Leiterplatte befindlichen Schaltungen (topologieabhängig), so dass bei komplizierten Schaltungen und Netzen, wie zum Beispiel bei Netzen mit mehreren Empfängern, diese generierten Testvektoren sehr aufwendig und kompliziert werden und Speicher im MByte-Bereich benötigen. Mit dem Boundary Scan Test ist ein Selbsttest der Chips auf der Leiterplatte nicht praktikabel.When an improved technique, errors in the structure of the circuit board To uncover the Boundary Scan test was developed, the more accurate described in Parker, K.P., Boundary Scan Handbook, Boston, Mass., Kluwer Publishing 1998 and IEEE Standard 1149.1, Test Access Port and Boundary Scan Architecture, New York, IEEE, 1990. Im Comparison to the above methods are in the Boundary Scan Test an improved error detection and shortened programming times of advantage. The problem, however, is that the obtained test data, as well as in ICT and FBT, on an external Be re-evaluated for evaluation, which is a very complex for the evaluation Software and a large memory needed. About that In addition, the test vectors generated in the Boundary Scan test are (Test pattern) from the on-board circuits (depending on the topology), so that complicated circuits and networks, such as in networks with multiple receivers, These generated test vectors are very complicated and complicated and memory in the MByte range need. With the Boundary Scan Test is a self-test of the chips on the PCB not practical.

Aus der nachveröffentlichten Druckschrift DE 199 38 060 A1 ist eine Einrichtung und ein Verfahren zum Test von Verbindungen in elektronischen Schaltungen offenbart. Bei dieser Schaltungsanordnung mit einer Einrichtung zum Test von Verbindungen in elektrischen Schaltungen wird die Güte einer Verbindung aufgrund der Laufzeit zwischen Test- und Antwortsignal bewertet. From the post-published publication DE 199 38 060 A1 discloses an apparatus and method for testing connections in electronic circuits. In this circuit arrangement with a device for testing connections in electrical circuits, the quality of a connection is evaluated on the basis of the transit time between test and response signal.

Aus WO 98/5338 A2 ist eine Vorrichtung zum Testen von Verbindungen bekannt.Out WO 98/5338 A2 discloses a device for testing connections.

Aus Gerner, M. ; Müller, B.; Sandweg, G. : Selbsttest digitaler Schaltungen. München: Oldenburg, 1990, Seiten 100-106 ist bekannt, Pseudorandom-Testmuster mittels linear rückgekoppelter Schiebereigister (LFSR) zu erzeugen.Out Gerner, M.; Miller, B .; Sandweg, G.: Self-test of digital circuits. Munich: Oldenburg, 1990, pages 100-106 is known, pseudorandom test pattern means linear feedback shift register (LFSR).

Es ist daher Aufgabe der Erfindung, ein vereinfachtes Verfahren zu entwickeln, das einen Selbsttest der elektronischen Bauteile der Leiterplatte erlaubt. Darüber hinaus soll ein elektronisches Bauteil sowie eine Testkonfiguration zur Durchführung des erfindungsgemäßen Verfahrens entwickelt werden.It It is therefore an object of the invention to provide a simplified method develop a self-test of electronic components of the PCB allowed. About that In addition to an electronic component and a test configuration to carry out the method according to the invention be developed.

Diese Aufgabe wird durch die unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand untergeordneter Ansprüche.These Task is solved by the independent claims. advantageous Further developments of the invention are the subject of the subordinate claims.

Demgemäß schlägt der Erfinder vor, ein Verfahren zum Test von Anschlüssen mindestens eines elektronischen Bauteiles auf einer Leiterplatte, insbesondere von Lötstellen zur Verbindung von Pins an die Leiterplatte dahingehend weiterzuentwickeln, daß für mindestens einen Pin eines elektronischen Bauteils ein Testimpuls innerhalb des elektronischen Bauteils erzeugt wird, ein von dem Pin reflektiertes Signal in eine Wechselbeziehung zu dem Testimpuls gesetzt wird und mindestens ein hieraus erhaltener Korrelationswert R mit einem zuvor festgelegten Sollwert verglichen und bewertet wird wobei die Wechselbeziehung mittels Kreuzkorrelation zwischen dem Testimpuls und dem reflektierten Signal berechnet wird. Dies erlaubt, Fehler zu erkennen und einer bestimmten Fehlerart zuzuordnen, also beispielsweise einen Bruch einer Lötstelle des getesteten Pins zu erkennen.Accordingly, the inventor proposes above, a method for testing connections of at least one electronic Components on a circuit board, in particular of solder joints to develop the connection of pins to the circuit board to the effect that for at least a pin of an electronic component a test pulse within of the electronic component is generated, a signal reflected from the pin is placed in a correlation with the test pulse and at least a correlation value R obtained therefrom with a predetermined value Setpoint is compared and evaluated where the correlation by cross-correlation between the test pulse and the reflected Signal is calculated. This allows to detect mistakes and one assigned to certain type of error, so for example a fraction a solder joint recognize the tested pin.

In einer vorteilhaften Weiterentwicklung werden nacheinander eine Vielzahl von Pins, vorzugsweise alle, dieses elektronischen Bauteils getestet, und das Testergebnis aller Pins einer Kontrolleinheit übermittelt.In an advantageous further development, a plurality of pins, preferably in succession All tested, this electronic component, and transmitted the test result of all pins of a control unit.

Eine besondere Ausgestaltung sieht vor, daß der Testimpuls mit Hilfe eines Pseudo-Rauschgenerators generiert wird. Dieser Pseudo-Rauschgenerator liefert den Testimpuls beziehungsweise ein Testsignal mit einer genügend schnellen Flankenanstiegszeit, so daß eine Reflexion auftreten kann.A special embodiment provides that the test pulse with the help a pseudo noise generator is generated. This pseudo noise generator supplies the test pulse or a test signal with a enough fast edge rise time, so that a reflection occur can.

Um eine detektierte Reflexion zu bewerten, kann der Korrelationswert R vorzugsweise mit folgenden Schritten erhalten werden:

• a) Weitgehende Reduktion des Laufzeitunterschiedes Δt der zeitlichen Funktionen des Testimpulses und des reflektierten Signals, durch Variation von Δt,
• b) Multiplikation von n Werten der zeitlichen Funktionen des Testimpulses mit zeitlich entsprechenden n Werten des reflektierten Signals, sowie anschließender Division durch die Anzahl n der verwendeten Werte.

In order to evaluate a detected reflection, the correlation value R can preferably be obtained by the following steps:

• a) extensive reduction of the transit time difference .DELTA.t of the temporal functions of the test pulse and the reflected signal, by varying .DELTA.t,
• b) multiplication of n values of the temporal functions of the test pulse with temporally corresponding n values of the reflected signal, and subsequent division by the number n of the values used.

Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die weitgehende Reduktion der Laufzeitunterschiede vorgenommen wird, indem ein vorbestimmter Wert Δt für die Zeitverschiebung angenommen wird.A Another embodiment of the method according to the invention provides that the substantial reduction the transit time differences is made by a predetermined Value Δt for the Time difference is assumed.

Darüber hinaus kann die Zeitverschiebung Δt für jeden Pin unabhängig bestimmt werden.Furthermore can the time shift Δt for each Pin independent be determined.

In einer besonders vorteilhaften Ausführung des erfindungsgemäßen Verfahrens wird die Zeitverschiebung Δt bezüglich der Erkennung von Fehlern optimiert. Hierdurch wird erreicht, daß die Zeitverschiebung von Δt herangezogen wird, bei der die Unterscheidung zwischen fehlerfreiem und fehlerbehaftetem Signal optimal ist.In a particularly advantageous embodiment of the method according to the invention the time shift Δt in terms of optimized for the detection of errors. This ensures that the time shift used by Δt where the distinction between error-free and error-prone Signal is optimal.

In einer bevorzugten Ausgestaltung wird bei der Bewertung der Korrelationswerte R und des Sollwertes ein Toleranzbereich festgelegt, der vorzugsweise durch eine vorhergehende Meßreihe statistisch begründet ist.In A preferred embodiment is in the evaluation of the correlation values R and the setpoint set a tolerance range, preferably through a previous series of measurements statistically justified is.

Weiterhin vorteilhaft kann das erfindungsgemäße Verfahren an allen elektronischen Bauteilen simultan ausgeführt werden. Die Koordination kann die Kontrolleinheit (Board Test Controller) ausführen.Farther Advantageously, the inventive method on all electronic Components executed simultaneously become. Coordination can be the control unit (Board Test Controller) To run.

Weiterhin schlägt der Erfinder vor, ein elektronisches Bauteil, mit einer Vielzahl von Boundary Scan Zellen, die über Pins an eine Leiterplatte kontaktiert sind, und einem Test-Ein-/Ausgang (TAP), dahingehend weiterzuentwickeln, daß im elektronischen Bauteil eine Test/Kontrollvorrichtung vorgesehen ist, welche ein Mittel zur Erzeugung eines Testimpulses für mindestens einen Pin und einem Mittel zur Berechnung einer Wechselbeziehung zwischen dem Testimpuls und einem von dem mindestens einen Pin reflektierten Signal enthält, wobei die Berechnung der Wechselbeziehung mittels Kreuzkorrelation zwischen dem Testimpuls und dem reflektierten Signal erfolgt.Farther beats the inventor before, an electronic component, with a variety from boundary scan cells that over Pins are contacted to a circuit board, and a test input / output (TAP), to further develop that in the electronic component a test / control device is provided, which means for generating a test pulse for at least one pin and a means for calculating a correlation between the Test pulse and one of the at least one pin reflected Contains signal, wherein the calculation of correlation by means of cross-correlation between the test pulse and the reflected signal.

Vorzugsweise ist die Test/Kontrollvorrichtung derart ausgestaltet, daß alle Pins automatisch nacheinander getestet werden.Preferably the test / control device is designed such that all pins be tested automatically one after the other.

Eine besondere Ausgestaltung des erfindungsgemäßen elektronischen Bauteils sieht vor, daß die Test/Kontrollvorrichtung einen Pulsgenerator und einen Auswerteschaltkreis enthält.A particular embodiment of the electronic component according to the invention provides that the Test / control device, a pulse generator and an evaluation circuit contains.

Hierbei kann der Auswerteschaltkreis ein Speichermittel enthalten, das zumindest einen Sollwert pro Pin aufweist. Dieser Sollwert legt vorzugsweise einen Wert fest, den ein reflektiertes Signal dieses Pins ohne auftretenden Fehler aufweist. Weiterhin können hier auch Toleranzbereiche für die Bewertung abgelegt sein.in this connection For example, the evaluation circuit may contain a storage means, at least one setpoint per pin. This setpoint is preferred a value that a reflected signal from this pin will appear without Has errors. Furthermore you can here also tolerance ranges for the rating will be filed.

Darüber hinaus kann der Auswerteschaltkreis ein Bewertungsmittel enthalten, das einen Korrelationswert mit dem Sollwert in Beziehung setzt und bewertet. Hierdurch kann eine automatische Fehlerzuordnung beziehungsweise die Aussage, daß kein Fehler vorliegt, ermöglicht werden.Furthermore For example, the evaluation circuit may include a rating means that correlates and evaluates a correlation value with the setpoint. This allows an automatic error assignment or the statement that no mistake present, enabled become.

In einer vorteilhaften Weiterentwicklung des erfindungsgemäßen elektronischen Bauteils ist der Pulsgenerator als Pseudo-Rauschgenerator ausgestaltet. Der Pulsgenerator erzeugt ein nahezu ideales weißes Rauschen, aus dem, in an sich bekannter Weise, Testimpulse beziehungsweise Testsignale erhalten werden.In an advantageous development of the invention electronic Component, the pulse generator is designed as a pseudo-noise generator. The pulse generator produces a nearly ideal white Noise, from the, in a conventional manner, test pulses or Test signals are obtained.

Eine weitere Ausgestaltung sieht vor, daß jede Boundary Scan Zelle eine zusätzliche Schaltung mit einem Multiplexer enthält. Hierdurch kann eine Unterscheidung zwischen einem Testmodus und einem Betriebsmodus ermöglicht werden.A Another embodiment provides that each boundary scan cell an additional Circuit with a multiplexer contains. This can be a distinction between a test mode and an operating mode.

Entsprechend dem Erfindungsgedanken schlägt der Erfinder auch eine Testkonfiguration vor. Diese Testkonfiguration enthält eine Leiterplatte, mit einer Vielzahl von elektronischen Bauteilen und Verbindungen zwischen den elektronischen Bauteilen, wobei die elektronischen Bauteile einen Test-Ein-/Ausgang und eine Vielzahl von Boundary Scan Zellen, die über Pins an die Leiterplatte kontaktiert sind, enthalten. Die Testkonfiguration wird dahingehend weiterentwickelt, daß die elektronischen Bauteile erfindungsgemäß, wie voranstehend beschrieben, ausgestaltet sind und eine Kontrolleinheit vorgesehen ist, die das Testergebnis aller Pins der elektronischen Bauteile erhält.Corresponding the inventive idea suggests the inventor also provides a test configuration. This test configuration contains a circuit board, with a variety of electronic components and connections between the electronic components, wherein the electronic components a test input / output and a variety of Boundary Scan Cells that over Pins are contacted to the circuit board included. The test configuration is further developed so that the electronic components according to the invention, as above described, are designed and provided a control unit is that the test result of all pins of electronic components receives.

In einer vorteilhaften Weiterbildung der erfindungsgemäßen Testkonfiguration ist die Kontrolleinheit derart ausgestaltet, daß die zu testenden elektronischen Bauteile simultan initialisiert werden. Da also alle elektronischen Bauteile zur gleichen Zeit mit dem erfindungsgemäßen Test beginnen, dauert ein Testdurchgang für die Leiterplatte beziehungsweise für die Testkonfiguration so lange, wie das elektronische Bauteil mit den meisten Pins benötigt.In an advantageous embodiment of the test configuration according to the invention the control unit is designed so that the electronic Components are initialized simultaneously. So there all electronic Components begin at the same time with the test according to the invention, takes a Test run for the circuit board or for the test configuration so long as the electronic component with the most pins needed.

Eine besonders vorteilhafte Weiterentwicklung sieht vor, daß die Kontrolleinheit sich auf der Leiterplatte befindet.A Particularly advantageous development provides that the control unit is on the circuit board.

Weiterhin kann die Kontrolleinheit über einen internen und/oder einen externen Bus mit mindestens einem elektronischen Bauteil verbunden sein. Befindet sich die Kontrolleinheit also auf der Leiterplatte, dann ist sie mit einem internen Bus mit mindestens einem elektronischen Bauteil verbunden.Farther can the control unit over an internal and / or an external bus with at least one be connected electronic component. Is the control unit So on the circuit board, then she is using an internal bus with connected to at least one electronic component.

Im folgenden wird die Erfindung anhand eines bevorzugten Ausführungsbeispieles mit Hilfe der Figuren näher beschrieben. Es zeigen im einzelnen:in the The following is the invention with reference to a preferred embodiment with the help of the figures closer described. They show in detail:

1: bekannter Boundary Scan Test; 1 known Boundary Scan Test;

2: erfindungsgemäßes Verfahren zum Test von Pins einer Leiterplatte; 2 Method according to the invention for testing pins of a printed circuit board;

3: Querschnitt der Verbindung zwischen Chip und Leiterplatte; 3 : Cross section of the connection between chip and circuit board;

4a: Ersatzschaltung einer Übertragungsleitung zwischen zwei Chips; 4a : Equivalent circuit of a transmission line between two chips;

4b: Modell einer Übertragungsleitung zwischen zwei Chips, ohne auftretenden Fehler; 4b : Model of a transmission line between two chips, without error occurring;

5: Modell einer defekten Übertragungsleitung zwischen zwei Chips, aufgrund eines Verbindungsbruches; 5 : Model of a defective transmission line between two chips, due to a connection break;

6: Modell einer defekten Übertragungsleitung zwischen zwei Chips, aufgrund eines Kurzschlusses; 6 : Model of a defective transmission line between two chips, due to a short circuit;

7: Modell einer defekten Übertragungsleitung zwischen zwei Chips, aufgrund eines Brückenfehlers; 7 : Model of a defective transmission line between two chips, due to a bridge fault;

8: Schaltung zur Erzeugung des Pseudo Rauschens; 8th : Pseudo noise generation circuit;

9: Diagramm der Impulssequenz; 9 : Diagram of the pulse sequence;

10: Diagramm der Testimpulssequenz; 10 : Diagram of test pulse sequence;

11: erfindungsgemäßer Chip mit Test/Kontrolleinheit; 11 : chip according to the invention with test / control unit;

12: Schematische Darstellung zur Crosscorrelation in der Auswertevorrichtung; 12 : Schematic diagram for cross correlation in the evaluation device;

13: erweiterte Boundary Scan Zelle; 13 : extended boundary scan cell;

14: Topologie des betrachteten Netzes; 14 : Topology of the considered network;

15: Diagramm der reflektierten Signale für Verbindungsleitungen ohne Fehler und mit auftretendem Fehler; 15 : Diagram of the reflected signals for connection lines without error and with error occurring;

16: Diagramm des Ergebnisses der Crosscorrelation für Verbindungsleitungen ohne Fehler und mit auftretendem Fehler. 16 : Diagram of the result of the crosscorrelation for connection lines without error and with error occurring.

Die 1 zeigt den Rufbau einer Leiterplatte 14 mit zwei elektronischen Bauteilen (Chips) 1.1 und 1.2 zur Durchführung eines Boundary Scan Testes. Der Boundary Scan Test verwendet zur Durchführung sogenannte Scan Register (Boundary Scan Zellen) 9.X.Y. Diese Boundary Scan Zellen 9.X.Y werden als Beobachtungspunkte und/oder als Kontrollpunkte verwendet.The 1 shows the call structure of a printed circuit board 14 with two electronic components (chips) 1.1 and 1.2 to perform a boundary scan test. The boundary scan test uses so-called scan registers (boundary scan cells) 9.XY , These boundary scan cells 9.XY are used as observation points and / or as control points.

Der Chip 1.1 enthält zwölf Boundary Scan Zellen 9.1.1 bis 9.1.12, die mit jeweils einem Pin 2.1.1 bis 2.1.12 verbunden sind. Analog enthält der Chip 1.2 zwölf Boundary Scan Zellen 9.2.1 bis 9.2.12, die mit jeweils einem Pin 2.2.1 bis 2.2.12 verbunden sind. Zwischen den Pins 2.1.1 bis 2.1.6 und 2.2.7 bis 2.2.12 verlaufen sechs Verbindungsleitungen (Interconnects), die einen Datenaustausch zwischen den Chips 1.1 und 1.2 ermöglichen. Weiterhin enthalten die Chips 1.1 und 1.2 jeweils einen Test-Ein-/Ausgang (Test Access Port, TAP) über den sie mit einem Bussystem 12, dem sogenannten Boundary Scan Bus, mit einem externen Testsystem 13 verbunden sind. Dieses externe Testsystem 13 befindet sich also nicht auf der Leiterplatte 14.The chip 1.1 contains twelve Boundary Scan cells 9.1.1 to 09/01/12 , each with a pin 2.1.1 to 2.1.12 are connected. Analog contains the chip 1.2 twelve boundary scan cells 9.2.1 to 09/02/12 , each with a pin 2.2.1 to 02/02/12 are connected. Between the pins 2.1.1 to 2.1.6 and 2.2.7 to 02/02/12 run six interconnections (interconnects), which is an exchange of data between the chips 1.1 and 1.2 enable. Continue to contain the chips 1.1 and 1.2 each one test input / output (Test Access Port, TAP) via which they are connected to a bus system 12 , the so-called Boundary Scan Bus, with an external test system 13 are connected. This external test system 13 So it is not on the PCB 14 ,

Zum Test der Verbindungen zwischen den Chips 1.1 und 1.2 wird ein sogenannter Externer Test Mode verwendet [ANSI/IEEE Standard 1149.1b „IEEE Standard Test Access Port and Boundary Scan Architecture", IEEE Standard Board, 345 East 47^th Street, New York, NY 10017 1995]. Zu Beginn des Boundary Scan Testes befinden sich alle Boundary Scan Zellen 9.X.Y im sogenannten „Shift Mode", in dem alle Zellen seriell über den Boundary Scan Bus verbunden sind.To test the connections between the chips 1.1 and 1.2 a so-called External test mode used [ANSI / IEEE Standard 1149.1b "IEEE Standard Test Access Port and Boundary Scan Architecture", IEEE Standards Board, 345 East 47 ^th Street, New York, NY 10017 1995]. At the beginning of Boundary Scan test are all Boundary Scan cells 9.XY in the so-called "shift mode" in which all cells are connected serially via the Boundary Scan Bus.

Nun wird ein Testmuster (Testvektor) in dem externen Testsystem 13 generiert und sequentiell in die Boundary Scan Zellen 9.1.7 bis 9.1.12 des Chips 1.1 geschrieben. Zum Beispiel werden die logischen Werte 1,0 hintereinander jeder der sechs Boundary Scan Zellen 9.1.7 bis 9.1.12 zugeführt. In jeder der Boundary Scan Zellen 9.1.7 bis 9.1.12 befindet sich entweder 0 oder 1.Now, a test pattern (test vector) in the external test system 13 generated and sequentially in the Boundary Scan cells 9.1.7 to 09/01/12 of the chip 1.1 written. For example, the logic values become 1.0 consecutive to each of the six boundary scan cells 9.1.7 to 09/01/12 fed. In each of the Boundary scan cells 9.1.7 to 09/01/12 is either 0 or 1.

Im sogenannten „Testmode" wird dieses Testmuster nun dem Ausgang dieser Boundary Scan Zellen 9.1.7 bis 7.1.12 zugeführt und auf die Boundary Scan Zellen 9.1.1 bis 9.1.6 gelegt. Das Testmuster wird nun über die Pins 2.1.1 bis 2.1.6, die sechs Verbindungsleitungen (Interconnects) und die Pins 2.2.7 bis 2.2.12 den Boundary Scan Zellen 9.2.7 bis 9.2.12 des Chips 1.2 zugeführt. Die Boundary Scan Zellen 9.2.12 bis 9.2.7 sampeln die Werte. Nun wird wieder in den Shift Mode geschaltet und der Chip 1.2 liest das Testmuster (also alle 24 Werte) hintereinander über die Boundary Scan Zellen 9.2.1 bis 9.2.6 aus und führt es dem externen Testsystem 13 zu.In the so-called "test mode", this test pattern now becomes the output of these boundary scan cells 9.1.7 to 07/01/12 fed to the Boundary Scan cells 9.1.1 to 9.1.6 placed. The test pattern will now be over the pins 2.1.1 to 2.1.6 , the six interconnects and the pins 2.2.7 to 02/02/12 the Boundary Scan cells 9.2.7 to 09/02/12 of the chip 1.2 fed. The Boundary Scan cells 09/02/12 to 9.2.7 sample the values. Now switch back to the shift mode and the chip 1.2 reads the test pattern (ie all 24 values) in succession via the Boundary Scan cells 9.2.1 to 9.2.6 and leads it to the external test system 13 to.

Der Vergleich des Testmusters, das den Boundary Scan Zellen des Chips 1.1 zugeführt wurde (der Sollzustand) mit dem Testmuster, das von den Boundary Scan Zellen des Chips 1.2 erhalten wurde (Istzustand), wird in dem externen Testsystem 13 durchgeführt. Entsprechen sich beide Testmuster, wird impliziert, daß die Verbindung zwischen den Schaltkreisen (also nur die betreffenden Werte der Interconnects) funktionsfähig ist.The comparison of the test pattern showing the Boundary Scan cells of the chip 1.1 was supplied (the target state) with the test pattern from the Boundary Scan cells of the chip 1.2 was received (actual state), is in the external test system 13 carried out. If both test patterns are the same, it is implied that the interconnection between the circuits (that is, only the values of the interconnects in question) is functional.

Die 2 zeigt die erfindungsgemäße Ausgestaltung einer Leiterplatte, auf der das erfindungsgemäße Testverfahren durchgeführt wird.The 2 shows the inventive design of a circuit board on which the test method according to the invention is carried out.

Analog zu der 1 enthält die Leiterplatte 14 zwei Chips 1.1 und 1.2 mit jeweils und einer Vielzahl an Pins 2.X.Y und Boundary Scan Zellen 9.X.Y. Die Chips 1.1 und 1.2 sind hier jedoch über den Test-Ein-/Ausgang TAP und einen Bus 12 mit einer Kontrolleinheit (Board Test Controller, BTC) 3 verbunden, die auf der Leiterplatte 14 integriert ist.Analogous to the 1 contains the circuit board 14 two chips 1.1 and 1.2 each with a variety of pins 2.xy and Boundary Scan cells 9.XY , The chips 1.1 and 1.2 here are however via the test input / output TAP and a bus 12 with a control unit (Board Test Controller, BTC) 3 connected on the circuit board 14 is integrated.

Darüber hinaus enthält jeder Chip 1.1 und 1.2 jeweils einen Pulsgenerator 4.X zur Erzeugung eines Testimpulses für mindestens einen Pin 2.X.Y und eine Auswertevorrichtung 5.X, zur Berechnung einer Wechselbeziehung zwischen dem Testimpuls und einem von dem mindestens einen Pin 2.X.Y reflektierten Signal. Dies ist im folgenden in den 8, 11 und 12 genauer beschrieben.In addition, each chip contains 1.1 and 1.2 one pulse generator each 4.X for generating a test pulse for at least one pin 2.xy and an evaluation device 5.X for calculating a correlation between the test pulse and one of the at least one pin 2.xy reflected signal. This is below in the 8th . 11 and 12 described in more detail.

Die Kontrolleinheit 3 initialisiert die Chips 1.1 und 1.2, vorzugsweise simultan, so daß diese gleichzeitig beginnen den Test durchzuführen. Die Chips 1.1 und 1.2 beeinflussen sich also während des Tests nicht gegenseitig.The control unit 3 initializes the chips 1.1 and 1.2 , preferably simultaneously, so that they begin to perform the test at the same time. The chips 1.1 and 1.2 So do not affect each other during the test.

Nach Abschluß des Tests werden die Testergebnisse der Kontrolleinheit 3 über den Bus 12 zugeführt.After completion of the test, the test results of the control unit 3 over the bus 12 fed.

Die kreisförmigen Pfeile 18 sollen verdeutlichen, daß das Testsignal nicht über die Verbindungsleitungen zwischen den Chips 1.X übertragen werden muß, wie dies beim Boundary Scan Test aus der 1 der Fall ist, sondern jeder Chip 1.X für sich alleine den erfindungsgemäßen Test als Selbsttest durchführen kann.The circular arrows 18 should clarify that the test signal is not on the connecting lines between the chips 1.X must be transferred, as in the Boundary Scan Test from the 1 the case is, but every chip 1.X alone can perform the test according to the invention as a self-test.

Die 3 zeigt einen Querschnitt der Verbindung zwischen einem Chip, beispielsweise dem Chip 1.1, und der Leiterplatte 14, wobei die Verbindung einen Pin, beispielsweise den Pin 2.1.1, darstellt. Das erfindungsgemäße Testverfahren kann verifizieren, daß die Lötstelle zwischen dem Pin 2.1.1 und einer Verbindungsleitung (Stripline) 15 auf der Leiterplatte 14, hier als „Test Focus" mit einem Kreis besonders hervorgehoben, funktionsfähig ist.The 3 shows a cross section of the connection between a chip, for example the chip 1.1 , and the circuit board 14 where the connection is a pin, for example the pin 2.1.1 , represents. The test method according to the invention can verify that the solder joint between the pin 2.1.1 and a connection line (stripline) 15 on the circuit board 14 , here highlighted as "Test Focus" with a circle, is functional.

Dies kann erreicht werden, indem die Strecke von einem ersten Siliziumchip bis zu einem zweiten Siliziumchip als Übertragungsleitung betrachtet wird und ein reflektiertes Signal auf ein „Stimulanz-Signal", also ein Testsignal, untersucht wird. Mit zunehmender Geschwindigkeit beziehungsweise Flankensteilheit des Testsignals, also Pegeländerung pro Zeit, verursacht die Induktivität der Leitung bei „elektrisch kurzen" Leitungen ein Übersprechen (overshoot) und ein Klingeln (ringing) und bei „elektrisch langen" Leitungen Wellenfortpflanzung, wie zum Beispiel Verzögerung und Reflexion.This Can be achieved by removing the track from a first silicon chip up to a second silicon chip is considered as a transmission line and a reflected signal on a "stimulus signal", so a test signal, is examined. With increasing speed respectively Slope of the test signal, ie level change per time caused the inductance the line at "electrical short lines a crosstalk (overshoot) and a ringing and in "electrically long" lines wave propagation, such as delay and reflection.

Damit der Pin 2.1.1 Signale eines Pulssenders an seiner Lötstelle reflektiert, sollte die Strecke von dem Pulssender bis zu der Stelle, die getestet wird, also der Lötstelle, als „elektrisch lang" gelten. „Elektrisch lang" bedeutet hierbei, daß die Flankensteilheit, also die Zeit von 0 auf 1 eines Im pulses, größer ist, als die Zeit, die der Puls für Hin- und Rückweg benötigt.So the pin 2.1.1 If the signals from a pulse transmitter are reflected at its solder joint, the distance from the pulse transmitter to the point being tested, ie the solder joint, should be considered to be "electrically long.""Electricallylong" here means that the edge steepness, ie the time from 0 on 1 of an impulse, is greater than the time required for the pulse for outward and return.

Die 4 bis 7 beschreiben nachfolgend unterschiedliche Modelle von Übertragungsleitungen, mit und ohne auftretendem Fehler. Modelle, die strukturelle Fehler betreffen, gehen davon aus, daß die Komponenten selbst fehlerfrei sind und lediglich deren Verbindungsleitungen (=Übertragungsleitung) mit Fehlern behaftet sind. Hierbei verbindet eine Verbindungsleitung zum Beispiel den Ausgang eines ersten Chips mit dem Eingang eines zweiten Chips.The 4 to 7 describe below different models of transmission lines, with and without error occurring. Models that concern structural errors assume that the components themselves are error-free and that only their connection lines (= transmission line) are subject to errors. In this case, a connection line connects, for example, the output of a first chip to the input of a second chip.

Die 4a zeigt das Ersatzschaltbild einer Übertragungsleitung mit konzentrierten Elementen (Transmission Line) zwischen einem Treiberausgang (Driver) des einen Chips und einem Empfängereingang (Receiver) des anderen Chips.The 4a shows the equivalent circuit diagram of a transmission line with a transmission line between a driver output (driver) of the one chip and a receiver input (receiver) of the other chip.

Die 4b zeigt das Modell einer fehlerfreien Übertragungsleitung (Transmission Line), wobei diese als Block dargestellt ist. Bei diesem Modell wird angenommen, daß die Übertragungsleitung verlustfrei ist, da der Leitungswiderstand und die Abschwächung (attenuation) vernachlässigbar sind (R = 0, G = 0).The 4b shows the model of a faultless transmission line (transmission line), which is shown as a block. In this model, it is assumed that the transmission line is lossless, because the line resistance and the Abschwä attenuation are negligible (R = 0, G = 0).

Typische Fehler, die solche Übertragungsleitungen betreffen können, sind zum Beispiel ein Kurzschluß „short" oder ein Leitungsbruch „open". Die 5 zeigt das Modell einer defekten Übertragungsleitung zwischen zwei Chips, aufgrund eines Leitungsbruches. Im Modell wird dieser Leitungsbruch als Widerstand R_Error dargestellt, der sehr viel größer ist als der Lastwiderstand R_Load, wobei R_Load den Eingangswiderstand in des zweiten Chips darstellt.Typical errors which may affect such transmission lines are, for example, a short "short" or a "open" line break. The 5 shows the model of a defective transmission line between two chips, due to a line break. In the model, this line _{break is} represented as resistance R _Error , which is much larger than the load resistance R _Load , where R _{Load represents} the input resistance in the second chip.

Die 6 zeigt das Modell einer defekten Übertragungsleitung zwischen zwei Chips aufgrund eines Kurzschlusses, der zum Beispiel bei ungenauem Löten auftreten kann, wenn eine Lötperle zwei Pins verbindet. Die Verbindung zur Erde oder zur Spannungsversorgung (Power) wird hier als Widerstand R_Error (R_Error ≈ 5 Ω) modelliert, der kleiner ist als der Lastwiderstand R_Load.The 6 shows the model of a defective transmission line between two chips due to a short circuit, which can occur, for example, in imprecise soldering when a solder bump connects two pins. The connection to earth or to the power supply (Power) is modeled here as Resistance R _Error (R _Error ≈ 5 Ω), which is smaller than the load resistance R _Load .

Ein Kurzschluß zwischen zwei Signalleitungen wird als Brückenfehler betrachtet, wobei das Modell dieser defekten Übertragungsleitung in der 7 gezeigt ist. Dieser Fehler wird mit einem kleinen Widerstand R_Error (R_Error ≈ 5 Ω) zwischen den Signalleitungen dargestellt.A short between two signal lines is considered a bridge fault, the model of this defective transmission line in the 7 is shown. This error is represented by a small resistance R _Error (R _Error ≈ 5 Ω) between the signal lines.

Vorzugsweise können beim erfindungsgemäßen Test einer Verbindungsleitung die Nachbarleitungen ebenfalls überwacht werden. Sollten diese Nachbarleitungen ihren Pegel ändern, liegt ein Brückenfehler vor.Preferably can in the test according to the invention a connection line also monitors the neighboring lines become. If these neighboring lines change their level, lies a bridge mistake in front.

Damit Reflexionen in Leitungen auftreten, werden sehr schnelle Flanken des ausgesendeten Signals benötigt, wie dies in der 3 erläutert wurde. Weist beispielsweise eine Verbindungsleitung eine Länge von 2,5 cm auf, bedeutet dies, daß die Flankenanstieg zeit eines Signals auf der Leitung kürzer als 250 ps sein sollte, damit Reflexionen auftreten. Es wird hierbei angenommen, daß die Verbindungsleitung keinen oder einen nur ungenügenden Abschlußwiderstand aufweist.So that reflections occur in lines, very fast edges of the transmitted signal are required, as in the 3 was explained. For example, if a trunk has a length of 2.5 cm, this means that the edge rise time of a signal on the line should be less than 250 ps for reflections to occur. It is assumed here that the connection line has no or only insufficient terminating resistance.

Solche Signale mit einer sehr kurzen Flankenanstiegszeit, können zum Beispiel von Tunneldioden oder mit speziellen Pulsgeneratoren erzeugt werden. Da diese Elemente jedoch sehr teuer sind, kann statt dessen auch ein Pseudo- Rauschgenerator verwendet werden. Dieser wird in der folgenden 8 näher beschrieben.Such signals with a very short edge rise time can be generated, for example, by tunnel diodes or with special pulse generators. However, since these elements are very expensive, a pseudo-noise generator can be used instead. This one will be in the following 8th described in more detail.

Die 8 zeigt den Aufbau des Pseudo-Rauschgenerators 4.X. Hierbei sind vier Flip-Flop-Schaltungen 6.X hintereinander geschaltet, die getaktet werden, dargestellt durch „clock". Nach der ersten Flip-Flop-Schaltung 6.1 und der vierten Flip-Flop-Schaltung 6.4 wird das Signal abgegriffen und einem EXOR-Gatter 7 zugeführt. Das Ausgangssignal des EXOR-Gatters 7 wird über einen Buffer 8 wieder der ersten Flip-Flop-Schaltung 6.1 zugeführt. Diese Ausgestaltung bewirkt eine Zufallssequenz von „Bits".The 8th shows the structure of the pseudo noise generator 4.X , Here are four flip-flop circuits 6.X connected in series, which are clocked, represented by "clock." After the first flip-flop circuit 6.1 and the fourth flip-flop circuit 6.4 the signal is tapped and an EXOR gate 7 fed. The output of the EXOR gate 7 is over a buffer 8th again the first flip-flop circuit 6.1 fed. This embodiment causes a random sequence of "bits".

Wird beispielsweise der ersten Flip-Flop-Schaltung 6.1 eine 0 zugeleitet, wird diese 0 von der „clock" immer um eine Flip-Flop-Schaltung weitergeschoben. Steht nun beispielsweise nach der ersten Flip-Flop-Schaltung 6.1 eine 0 und nach der letzten Flip-Flop-Schaltung 6.4 eine 1, werden die 0 und die 1 mit dem EXOR-Gatter 7 verknüpft und es entsteht wieder eine 1. Als nächster Wert wird also vor der ersten Flip-Flop-Schaltung 6.1 eine 1 eingetaktet (eingelatcht). Liegt jedoch nach der ersten Flip-Flop-Schaltung 6.1 eine 1 an, so wird die EXOR-Verknüpfung eine 0 liefern. Hierdurch kann auf einfache Weise eine Zufallssequenz erzeugt werden. Nach 15 Werten wiederholt sich diese Zufallssequenz.For example, the first flip-flop circuit 6.1 If 0 is supplied, this 0 will always be shifted by the "clock" by one flip-flop circuit, for example following the first flip-flop circuit 6.1 a 0 and after the last flip-flop circuit 6.4 a 1, the 0 and the 1 will be with the EXOR gate 7 linked and there is again a 1. The next value is therefore before the first flip-flop circuit 6.1 a 1 clocked (lulled). However, this is after the first flip-flop circuit 6.1 a 1, the EXOR will return a 0. As a result, a random sequence can be generated in a simple manner. To 15 Values repeat this random sequence.

Die 9 zeigt eine Impulssequenz (Zufallssequenz) des Pseudo-Rauschgenerators in einer Auftragung der Spannung gegen die Zeit. Die erzeugte 15-bit Sequenz lautet hierbei: 1,1,1,1,0,0,0,1,0,0,1,1,0,1,0. Sie wiederholt sich fortlaufend.The 9 shows a pulse sequence (random sequence) of the pseudo-noise generator in a plot of voltage versus time. The generated 15-bit sequence is: 1,1,1,1,0,0,0,1,0,0,1,1,0,1,0. It repeats itself continuously.

Aus dieser Impulssequenz kann der Pseudo-Rauschgenerator ein angenähertes weißes Rauschen generieren (weißes Rauschen ist ein total zufälliges Signal mit einer Amplitude 1) (Pseudo Noise). Mit Hilfe einer Autokorrelationsfunktion wird, nach bekanntem Verfahren, ein Unit Impuls Φ_XX erzeugt, der in der 10 gezeigt ist, in einer Auftragung gegen die Zeit. Dieses Verfahren zur Autokorrelation ist beispielsweise von P.A. Lynn, W. Fuerst „Digital Signal Processing with Computer Application", John Wiley 1998 und von E.C. Ifeachor „Digital Signal Processing – A practical Approach" Addison-Wesley 1993 beschrieben worden.From this pulse sequence, the pseudo-noise generator can generate an approximate white noise (white noise is a totally random signal with an amplitude 1) (pseudo noise). By means of an autocorrelation function, a unit pulse Φ _{XX is} generated, according to a known method, which is used in the 10 shown in a plot against time. This method of autocorrelation has been described, for example, by PA Lynn, W. Fuerst "Digital Signal Processing with Computer Application", John Wiley 1998 and by EC Ifeachor "Digital Signal Processing - A Practical Approach" Addison-Wesley 1993.

Die 11 zeigt einen erfindungsgemäßen Chip, beispielsweise den Chip 1.1. Dieser Chip 1.1 trägt einen Test-Ein-/Ausgang TAP, der die Anbindung zu einem Bus darstellt, eine Vielzahl von Boundary Scan Zellen 9.1.Y, die mit jeweils einem Pin 2.1.Y kontaktiert sind und eine Test/Kontrolleinheit 4.1, 5.1. Diese Test/Kontrolleinheit 4.1, 5.1 steuert die Erzeugung der Testsequenz sowie deren Auswertung. Die Test/Kontrolleinheit 4.1, 5.1 enthält vorzugsweise einen Pseudo-Rauschgenerator sowie einen Auswerteschaltkreis.The 11 shows a chip according to the invention, for example the chip 1.1 , This chip 1.1 carries a test input / output TAP, which represents the connection to a bus, a variety of Boundary Scan cells 9.1.Y , each with a pin 2.1.Y are contacted and a test / control unit 4.1 . 5.1 , This test / control unit 4.1 . 5.1 controls the generation of the test sequence as well as its evaluation. The test / control unit 4.1 . 5.1 preferably contains a pseudo-noise generator and an evaluation circuit.

Für den Test wird von dem Pulsgenerator an die Pins 2.1.Y nacheinander eine Testsequenz ausgegeben und das reflektierte Signal an den Auswerteschaltkreis geleitet. So kann der Test bei dem Pin 2.1.1 beginnen, und nacheinander die Pins 2.1.2 bis zum letzen Pin 2.1.m testen. Diese Vorgehensweise soll durch die beiden Pfeile 17 verdeutlicht werden.For the test is from the pulse generator to the pins 2.1.Y one test sequence is output in succession and the reflected signal is sent to the evaluation circuit. So the test at the pin 2.1.1 begin, and successively the pins 2.1.2 to to the last pin 2.1.m testing. This procedure is intended by the two arrows 17 be clarified.

Im vorliegenden Beispiel wird der Pin 2.1.7 getestet, ist also die aktuell getestete Einheit (Device Under Test) DUT.In the present example, the pin 2.1.7 tested, so is the currently tested unit (Device Under Test) DUT.

Erst nach Abschluß der Testreihe für alle Pins 2.1.Y werden die Informationen an die Kontrolleinheit weitergeleitet. Wird beispielsweise der Pin 2.1.4 als fehlerhaft erkannt, kann ein, vorzugsweise einfaches, Protokoll übermittelt werden, das aussagen kann „Pin 2.1.4 ist defekt, andere Pins ok".Only after completion of the test series for all pins 2.1.Y the information is forwarded to the control unit. For example, the pin 2.1.4 detected as faulty, a, preferably simple, protocol can be transmitted, which can say "pin 2.1.4 is broken, other pins ok ".

Die 12 zeigt ein Schema zur „Crosscorrelation" CC (Kreuzkorrelation) eines Auswerteschaltkreises, die in dem elektronischen Bauteil durchgeführt wird. Hierdurch wird die Bewertung ermöglicht, ob in einer aktuell getesteten Einheit DUT ein Fehler vorliegt oder nicht.The 12 shows a scheme for "cross correlation" CC (cross-correlation) of an evaluation circuit, which is performed in the electronic component.This makes it possible to evaluate whether or not there is a fault in a currently tested unit DUT.

Eine Wechselbeziehung zwischen dem Testimpuls (15-bit sequence) S_T(t+Δt) und dem vom DUT reflektierten Signal S_R(t), die eine Bewertung auf einen Fehler zuläßt, wird in mehreren Stufen erhalten:

• a) Weitgehende Reduzierung des Laufzeitunterschiedes Δt der zeitlichen Funktionen des Testimpulses S_T(t+Δt) und des reflektierten Signales S_R(t), durch Variation von Δt.
• b) Vergleich der zeitlichen Funktionen des Testimpulses S_T(t+Δt) und des reflektierten Signales S_R(t), durch Multiplikation von n Werten der zeitlichen Funktionen des Testimpulses S_T(t+Δt) mit zeitlich entsprechenden n Werten des reflektierten Signales S_R(t), sowie anschließender Division durch die Anzahl n der verwendeten Werte, so daß der Korrelationswert R(Δt) erhalten wird. Dies kann wie folgt durchgeführt werden:
  
  Der Wert von Δt ist dabei vorzugsweise bezüglich Erkennung von Fehlern optimiert, das heißt, der Wert von Δt wird verwendet, bei dem der größte Unterschied zwischen Sollwert und Korrelationswertes R(Δt) auftritt. Hierbei kann Δt aus einer früheren Messung beziehungsweise Kalibrierung erhalten werden.
• c) Vergleich des Korrelationswertes R(Δt) mit einem Sollwert, der fehlerfrei ist, und Bewertung. So kann ermittelt werden, wenn ein Fehler vorliegt und welcher Art dieser Fehler ist.

A correlation between the test pulse (15-bit sequence) S _T (t + Δt) and the DUT reflected signal S _R (t), which allows an evaluation for an error, is obtained in several stages:

• a) Extensive reduction of the transit time difference .DELTA.t the temporal functions of the test pulse S _T (t + .DELTA.t) and the reflected signal S _R (t), by varying .DELTA.t.
• b) Comparison of the temporal functions of the test pulse S _T (t + Δt) and the reflected signal S _R (t), by multiplying n values of the temporal functions of the test pulse S _T (t + Δt) with temporally corresponding n values of the reflected signal S _R (t), and then dividing by the number n of the values used so that the correlation value R (Δt) is obtained. This can be done as follows:
  
  The value of Δt is preferably optimized for detecting errors, that is, the value of Δt is used at which the largest difference between the setpoint and the correlation value R (Δt) occurs. In this case, Δt can be obtained from an earlier measurement or calibration.
• c) Comparison of the correlation value R (Δt) with a setpoint that is error free, and evaluation. So it can be determined if there is an error and what kind of error is.

Es findet also innerhalb eines elektronischen Bauteils die Erzeugung des Testimpuls und die Bewertung eines reflektierten Signals statt und nicht in einem externen Testsystem.It thus finds the production within an electronic component of the test pulse and the evaluation of a reflected signal and not in an external test system.

Zur Durchführung des oben geschilderten Verfahrens enthält der Auswerteschaltkreis also vorzugsweise ein Bewertungsmittel, das den Korrelationswert mit einem Sollwert in Beziehung setzt und bewertet, und ein Speichermittel, das zumindest einen Sollwert pro Pin aufweist.to execution of the above-described method contains the evaluation circuit that is to say, preferably an evaluation means which determines the correlation value relates and evaluates with a setpoint, and a memory means, having at least one setpoint per pin.

Die 13 zeigt einen I/O-Schaltkreis einer Boundary Scan Zelle 9.X.Y. Diese Boundary Scan Zelle 9.X.Y wird derart erweitert, daß ein Testimpuls eingespeist werden kann, ohne die normale Funktion der Boundary Scan Zelle 9.X.Y zu stören.The 13 shows an I / O circuit of a boundary scan cell 9.XY , This Boundary Scan cell 9.XY is extended so that a test pulse can be fed without the normal function of the Boundary Scan cell 9.XY disturb.

Die bekannte Boundary Scan Zelle 9.X.Y ist mit einer gestrichelten Linie markiert.The well-known Boundary Scan cell 9.XY is marked with a dashed line.

Diese bekannte Boundary Scan Zelle enthält zwei Multiplexer 11. „Shift In" und „Shift Out" sind die Verbindungen zu einem Boundary Scan Bus beziehungsweise zu einem Test-Ein-/Ausgang TAP, damit alle Boundary Scan Zellen 9.X.Y zu einer Kette zusammenschalten werden können. „Input" und „Output" ist die logische Verbindung, die der I/O-Schaltkreis im normalen Betrieb, also nicht Testbetrieb, verwendet.This known Boundary Scan cell contains two multiplexers 11 , "Shift In" and "Shift Out" are the connections to a Boundary Scan Bus or to a test input / output TAP, thus all Boundary Scan cells 9.XY can be connected to a chain. "Input" and "Output" is the logical connection that the I / O circuit uses during normal operation, not test operation.

Zur Erweiterung der bekannten Boundary Scan Zelle wird ein zusätzlicher Multiplexer 10 eingeführt. Dieser Multiplexer 10 enthält einen Eingang „Test Impuls", zur Einspeisung der Testsequenz (zum Beispiel der 15-bit Sequenz) von einem Generator, und einen Eingang „Testmode Reflection Test". Diese Testsequenz wird von dem Pin 2.X.Y reflektiert und über „Test Response" einem Auswerteschaltkreis zugeführt.To extend the known Boundary Scan cell is an additional multiplexer 10 introduced. This multiplexer 10 contains a test pulse input for injecting the test sequence (for example, the 15-bit sequence) from a generator, and a test mode reflection test input. This test sequence is from the pin 2.xy reflected and fed via "Test Response" an evaluation circuit.

Die 14 zeigt das Modell eines Ausführungsbeispiels. Das erfindungsgemäße Verfahren wird anhand einer Punkt-zu-Mehrpunktverbindung ausgeführt. Der Treiber (Driver) gehört zu einem Chip und die Empfänger (Receiver) 16.1 und 16.2 zu zwei unterschiedlichen Chips. Die elektrische Länge der Leitung ist in der 14 eingezeichnet.The 14 shows the model of an embodiment. The method according to the invention is carried out by means of a point-to-multipoint connection. The driver belongs to a chip and the receivers 16.1 and 16.2 to two different chips. The electrical length of the line is in the 14 located.

Die 15 zeigt ein Diagramm der zeitlichen Funktionen dreier reflektierter Signale S_R(t), zum Beispiel von drei unterschiedlichen Pins, wobei zwei dieser Pins fehlerhaft sind. Das reflektierte Signal ohne Fehler (normal) ist gepunktet, das reflektierte Signal einer geöffneten Leitung (open) als durchgezogene Linie und bei Auftreten eines Kurzschlusses (short) als fette durchgezogene Linie dargestellt.The 15 shows a diagram of the temporal functions of three reflected signals S _R (t), for example, three different pins, with two of these pins are faulty. The reflected signal without error (normal) is dotted, the reflected signal of an open line (open) as a solid line and a short solid when a short circuit occurs.

Die 16 zeigt das Ergebnis der berechneten Kreuzkorrelation (Crosscorrelation) zwischen der Testsequenz der 9 und den reflektierten Signalen aus der 15, wobei die berechneten Werte R gegen die Verschiebung Δt aufgetragen ist.The 16 shows the result of the calculated cross - correlation (cross correlation) between the test sequence of the 9 and the reflected signals from the 15 , where the calculated values R are plotted against the displacement Δt.

Je nach vorliegendem Fehler werden unterschiedlich aussehende Kurven R_OPEN(Δt), R_NORMAL(Δt) und R_SHORT(Δt) erhalten. Bei Δt=1, markiert durch eine senkrechte gestrichelte Linie, ist der Unterschied zwischen den erhaltenen Kurven am größten. So wird hier für eine Leitung ohne Fehler ein Wert R(Δt=1)=4,461, bei einer geöffneten Leitung ein Wert von R(Δt=1)=5,299 und bei einem vorliegenden Kurzschluß ein Wert R(Δt=1)=0,277 erhalten.Depending on the present error are under different looking curves R _OPEN (Δt), R _NORMAL (Δt) and R _SHORT (Δt). At Δt = 1, marked by a vertical dashed line, the difference between the obtained curves is greatest. Thus, for a line without error, a value R (.DELTA.t = 1) = 4.461, a value of R (.DELTA.t = 1) = 5.299 for an open line and a value R (.DELTA.t = 1) = 0.277 for a present short circuit ,

Der Wert R(Δt=1) = 4,461 entspricht also dem Sollwert eines Pins, der vorzugsweise in der Auswerteeinheit abgespeichert ist. Wird bei der Durchführung des erfindungsgemäßen Verfahrens beispielsweise ein Wert R(Δt=1) = 4,5 erhalten, wird dieser mit dem Sollwert verglichen und bewertet und es kann davon ausgegangen werden, daß kein Fehler vorliegt.Of the Value R (Δt = 1) = 4.461 thus corresponds to the nominal value of a pin, preferably is stored in the evaluation unit. Will in the implementation of the inventive method, for example a value R (Δt = 1) = 4.5, this is compared with the target value and evaluated and it can be assumed that there is no error.

Erhält man dagegen einen Wert, der unterhalb des Sollwertes liegt, beispielsweise R(Δt=1) = 0,3, wird von einem Kurzschluß, bei einem Wert oberhalb des Sollwertes, beispielsweise bei R(Δt=1) = 5,2, von einem Bruch ausgegangen.If you get against it a value which is below the setpoint value, for example R (Δt = 1) = 0.3, is from a short circuit, at a value above the setpoint value, for example at R (Δt = 1) = 5.2, assumed a break.

Vorzugsweise wird bei der Bewertung zwischen dem Wert R und dem Sollwert eine Toleranz festgelegt.Preferably becomes a value in the evaluation between the value R and the set value Tolerance set.

Es ist anzumerken, daß das erfindungsgemäße Verfahren unabhängig von der Technologie der elektronischen Bauteile ist und analoge, digitale und „gemischte Signal"-Chips für dieses Verfahren verwendet werden können.It It should be noted that the inventive method independently from the technology of electronic components and analog, digital and mixed Signal "chips for this Method can be used.

Es versteht sich, daß die vorstehend genannten Merkmale der Erfindung nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der Erfindung zu verlassen.It understands that the aforementioned features of the invention not only in each case specified combination, but also in other combinations or can be used in isolation, without the scope of the invention to leave.

Insgesamt wird durch die Erfindung ein vereinfachtes Verfahren vorgestellt, das einen Selbsttest der elektronischen Bauteile der Leiterplatte erlaubt, indem von einem Pseudo-Rauschgenerator ein Testsignal S_T(t), beispielsweise eine 15-bit Sequenz, generiert und den elektronischen Bauteilen, zugeleitet wird. Das von den Bauteilen reflektierte Signal S_R(t) wird einer Auswerteeinheit zugeleitet und mit dem Testsignal verglichen.Overall, a simplified method is presented by the invention, which allows a self-test of the electronic components of the circuit board by a pseudo-noise generator, a test signal S _T (t), for example, a 15-bit sequence, generated and the electronic components, is fed. The signal S _R (t) reflected by the components is fed to an evaluation unit and compared with the test signal.

Hierzu werden zwei Tabellen gebildet, wobei die erste Tabelle n Spannungswerte des Testsignals in bestimmten Zeitabständen und die zweite Tabelle ebenfalls n Spannungswerte des reflektierten Signals in diesen Zeitabständen auflistet.For this Two tables are formed, wherein the first table n voltage values the test signal at certain intervals and the second table also n List voltage values of the reflected signal at these intervals.

Zwischen beiden Tabellen wird eine Kreuzkorrelation gebildet, und ein Korrelationswert R über folgende Gleichung errechnet:

Between both tables, a cross-correlation is formed, and a correlation value R is calculated by the following equation:

Hierbei ist Δt die zeitliche Verschiebung der Tabellen gegeneinander und es gilt Δt=0, wenn die Werte des Testsignals und des reflektierten Signals zur gleichen Zeit t herangezogen werden, wenn also die Werte der beiden Tabellen nicht zeitlich gegeneinander verschoben werden.in this connection Δt is the temporal displacement of the tables against each other and it applies .DELTA.t = 0, if the values of the test signal and the reflected signal to the same Time t are used, so if the values of the two tables not be shifted in time against each other.

Werden die Werte der Tabellen gegeneinander zeitlich um einen Wert Δt verschoben, so werden die reflektierten Signale zur Zeit t mit den Testsignalen zur Zeit t+Δt miteinander kreuzkorreliert und man erhält einen Korrelationswert R bei der Verschiebung Δt.Become the values of the tables are temporally shifted by a value Δt, so the reflected signals at time t become the test signals at the time t + Δt cross-correlated with each other and obtain a correlation value R at the shift Δt.

Hierbei wird vorzugsweise derjenige Wert von Δt verwendet, der eine optimierte Fehlererkennung erlaubt, der also eine deutliche Unterscheidung zwischen einem Sollwert und dem Korrelationswert R(Δt) ermöglicht, wenn ein Fehler vorliegt. Dieser optimale Wert von Δt kann dabei aus einem experimentellen Vorversuch stammen.in this connection Preferably, the value of Δt is used, which is an optimized Error detection allows, that is a clear distinction between a set value and the correlation value R (.DELTA.t) allows when there is an error. This optimum value of Δt can come from an experimental preliminary experiment.

Darüber hinaus wird ein elektronisches Bauteil sowie eine Testkonfiguration zur Durchführung des erfindungsgemäßen Verfahrens entwickelt.Furthermore is an electronic component and a test configuration for Implementation of the inventive method developed.

Claims (21)

Verfahren zum Test von Anschlüssen mindestens eines elektronischen Bauteiles (1.X) auf einer Leiterplatte, insbesondere von Lötstellen zur Verbindung von Pins (2.X.Y) an die Leiterplatte, dadurch gekennzeichnet, dass für mindestens einen Pin (2.X.Y) eines elektronischen Bauteils (1.X) ein Testimpuls Φ_XX innerhalb des elektronischen Bauteils (1.X) erzeugt wird, ein von dem Pin (2.X.Y) reflektiertes Signal in eine Wechselbeziehung zu dem Testimpuls gesetzt wird und mindestens ein hieraus erhaltener Korrelationswert R mit einem zuvor festgelegten Sollwert verglich n und bewertet wird, wobei die Wechselbeziehung mittels Kreuzkorrelation zwischen dem Testimpuls und dem reflektierten Signal berechnet wird.Method for testing connections of at least one electronic component ( 1.X ) on a printed circuit board, in particular of solder joints for connecting pins ( 2.xy ) to the printed circuit board, characterized in that for at least one pin ( 2.xy ) of an electronic component ( 1.X ) a test pulse Φ _XX within the electronic component ( 1.X ), one from the pin ( 2.xy ) is correlated to the test pulse and at least one correlation value R obtained therefrom is compared and evaluated with a predetermined setpoint value, the correlation being calculated by cross-correlation between the test pulse and the reflected signal. Verfahren gemäß dem voranstehenden Anspruch 1, dadurch gekennzeichnet, dass nacheinander eine Vielzahl von Pins (2.X.Y), vorzugsweise alle, dieses elektronischen Bauteils (1.X) getestet werden, und das Testergebnis aller Pins (2.X.Y) einer Kontrolleinheit (3) übermittelt wird.Method according to the preceding claim 1, characterized in that successively a plurality of pins ( 2.xy ), preferably all, of this electronic component ( 1.X ) and the test result of all pins ( 2.xy ) of a control unit ( 3 ) is transmitted. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Testimpuls mit Hilfe eines Pseudo-Rauschgenerators (4.X) generiert wird.Method according to one of the preceding claims 1 to 2, characterized in that the test pulse with the aid of a pseudo-noise generator ( 4.X ) is generated. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Korrelationswert R erhalten wird durch a) Weitgehende Reduktion des Laufzeitunterschiedes Δt der zeitlichen Funktionen des Testimpulses und des reflektierten Signales, durch Variation von Δt, b) Multiplikation von n Werten der zeitlichen Funktionen des Testimpulses mit zeitlich entsprechenden n Werten des reflektierten Signales, sowie anschließender Division durch die Anzahl n der verwendeten Werte.Method according to one of the preceding claims 1 to 3, characterized, that the correlation value R is obtained by a) extensive reduction of the transit time difference .DELTA.t the temporal Functions of the test pulse and the reflected signal, by Variation of Δt, b) Multiplication of n values of the temporal functions of the test pulse with temporally corresponding n values of the reflected signal, and subsequent Division by the number n of the values used. Verfahren gemäß dem voranstehenden Anspruch 4, dadurch gekennzeichnet, dass eine weitgehende Reduktion der Laufzeitunterschiede vorgenommen wird, indem ein vorbestimmter Wert Δt für die Zeitverschiebung angenommen wird.Method according to the preceding Claim 4, characterized in that a substantial reduction the transit time differences is made by a predetermined Value Δt for the Time difference is assumed. Verfahren gemäß einem der voranstehenden Ansprüche 4 bis 5, dadurch gekennzeichnet, dass die Zeitverschiebung Δt für jeden Pin (2.X.Y) unabhängig bestimmt wird.Method according to one of the preceding claims 4 to 5, characterized in that the time shift Δt for each pin ( 2.xy ) is determined independently. Verfahren gemäß einem der voranstehenden Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Zeitverschiebung Δt bezüglich der Erkennung von Fehlern optimiert wird.Method according to one of the preceding claims 4 to 6, characterized in that the time shift .DELTA.t with respect to Detection of errors is optimized. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, dass für die Bewertung des Korrelationswertes R und des Sollwertes ein Toleranzbereich festgelegt wird, der vor zugsweise durch eine vorhergehende Messreihe statistisch begründet ist.Method according to one of the preceding claims 1 to 7, characterized in that for the evaluation of the correlation value R and the setpoint a tolerance range is set, the preferred before is statistically justified by a previous series of measurements. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das erfindungsgemäße Verfahren gemäß einem der Merkmale der voranstehenden Ansprüche an allen elektronischen Bauteilen (1.X) auf einer Leiterplatte simultan ausgeführt wird.Method according to one of the preceding claims 1 to 8, characterized in that the inventive method according to one of the features of the preceding claims on all electronic components ( 1.X ) is carried out simultaneously on a printed circuit board. Verfahren gemäß einem der voranstehenden Ansprüche 1 bis 9, dadurch gekennzeichnet, dass bei der Vermessung eines Pins (2.X.n) auch benachbarte Pins (2.X.n+1) überwacht werden, um ein Übersprechen zu erkennen.Method according to one of the preceding claims 1 to 9, characterized in that during the measurement of a pin ( 2.Xn ) also neighboring pins ( 2.X.n + 1 ) to detect crosstalk. Elektronisches Bauteil (1.X), mit einer Vielzahl von Boundary Scan Zellen (9.X.Y), die über Pins (2.X.Y) an eine Leiterplatte kontaktiert sind, und einem Test-Ein-/Ausgang (TAP), dadurch gekennzeichnet, dass im elektronischen Bauteil eine Test/Kontrollvorrichtung (4.X, 5.X) vorgesehen ist, mit einem Mittel (4.X) zur Erzeugung eines Testimpulses für mindestens einen Pin (2.X.Y) und einem Mittel (5.X) zur Berechnung einer Wechselbeziehung zwischen dem Testimpuls und einem von dem mindestens einen Pin (2.X.Y) reflektierten Signal, wobei die Berechnung der Wechselbeziehung mittels Kreuzkorrelation zwischen dem Testimpuls und dem reflektierten Signal erfolgt. Electronic component ( 1.X ), with a multiplicity of boundary scan cells ( 9.XY ), which have pins ( 2.xy ) are contacted to a printed circuit board, and a test input / output (TAP), characterized in that in the electronic component, a test / control device ( 4.X . 5.X ), with a means ( 4.X ) for generating a test pulse for at least one pin ( 2.xy ) and a means ( 5.X ) for calculating a correlation between the test pulse and one of the at least one pin ( 2.xy ), wherein the correlation is calculated by cross-correlation between the test pulse and the reflected signal. Elektronisches Bauteil gemäß dem voranstehenden Anspruch 11, dadurch gekennzeichnet, dass die Test/Kontrollvorrichtung (4.X, 5.X) derart ausgestaltet ist, dass alle Pins (2.X.Y) automatisch nacheinander getestet werden.Electronic component according to the preceding claim 11, characterized in that the test / control device ( 4.X . 5.X ) is configured such that all pins ( 2.xy ) are tested automatically one after the other. Elektronisches Bauteil gemäß einem der voranstehenden Ansprüche 11 bis 12, dadurch gekennzeichnet, dass die Test/Kontrollvorrichtung einen Pulsgenerator (4.X) und einen Auswerteschaltkreis (5.X) enthält.Electronic component according to one of the preceding claims 11 to 12, characterized in that the test / control device comprises a pulse generator ( 4.X ) and an evaluation circuit ( 5.X ) contains. Elektronisches Bauteil gemäß dem voranstehenden Anspruch 13, dadurch gekennzeichnet, dass der Auswerteschaltkreis (5.X) ein Speichermittel enthält, das zumindest einen Sollwert pro Pin (2.X.Y) aufweist.Electronic component according to the preceding claim 13, characterized in that the evaluation circuit ( 5.X ) contains a memory means that at least one setpoint per pin ( 2.xy ) having. Elektronisches Bauteil gemäß einem der voranstehenden Ansprüche 13 bis 14, dadurch gekennzeichnet, dass der Auswerteschaltkreis (5.X) ein Bewertungsmittel enthält, das einen Korrelationswert mit einem Sollwert in Beziehung setzt und bewertet.Electronic component according to one of the preceding claims 13 to 14, characterized in that the evaluation circuit ( 5.X ) includes a rating means relating and assessing a correlation value with a target value. Elektronisches Bauteil gemäß einem der voranstehenden Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der Pulsgenerator (4.X) als Pseudo-Rauschgenerator ausgestaltet ist.Electronic component according to one of the preceding claims 13 to 15, characterized in that the pulse generator ( 4.X ) is designed as a pseudo-noise generator. Elektronisches Bauteil gemäß einem der voranstehenden Ansprüche 11 bis 16, dadurch gekennzeichnet, dass jede Boundary Scan Zelle (9.X.Y) einen zusätzlichen Schaltkreis mit einem Multiplexer (10) enthält.Electronic component according to one of the preceding claims 11 to 16, characterized in that each boundary scan cell ( 9.XY ) an additional circuit with a multiplexer ( 10 ) contains. Testkonfiguration mit einer Leiterplatte, mit einer Vielzahl von elektronischen Bauteilen (1.X) und Verbindungen zwischen den elektronischen Bauteilen (1.X), wobei die elektronischen Bauteile (1.X) einen Test-Ein-/Ausgang und eine Vielzahl von Boundary Scan Zellen (9.X.Y), die über Pins (2.X.Y) an die Leiterplatte kontaktiert sind, enthalten, dadurch gekennzeichnet, dass die elektronischen Bauteile (1.X) gemäß einem der Merkmale der voranstehenden Ansprüche 11 bis 17 ausgestaltet sind und eine Kontrolleinheit (3) vorgesehen ist, die das Testergebnis aller Pins (2.X.Y) der elektronischen Bauteile (1.X) erhält.Test configuration with a printed circuit board, with a large number of electronic components ( 1.X ) and connections between the electronic components ( 1.X ), the electronic components ( 1.X ) a test input / output and a plurality of boundary scan cells ( 9.XY ), which have pins ( 2.xy ) are contacted to the circuit board, characterized in that the electronic components ( 1.X ) are configured according to one of the features of the preceding claims 11 to 17 and a control unit ( 3 ) that provides the test result of all pins ( 2.xy ) of the electronic components ( 1.X ) receives. Testkonfiguration gemäß dem voranstehenden Anspruch 18, dadurch gekennzeichnet, dass die Kontrolleinheit (3) derart ausgestaltet ist, dass die zu testenden elektronischen Bauteile (1.X) simultan initialisiert werden.Test configuration according to the preceding claim 18, characterized in that the control unit ( 3 ) is designed such that the electronic components to be tested ( 1.X ) are initialized simultaneously. Testkonfiguration gemäß einem der voranstehenden Ansprüche 18 bis 19, dadurch gekennzeichnet, dass die Kontrolleinheit (3) sich auf der Leiterplatte befindet.Test configuration according to one of the preceding claims 18 to 19, characterized in that the control unit ( 3 ) is on the circuit board. Testkonfiguration gemäß einem der voranstehenden Ansprüche 18 bis 20, dadurch gekennzeichnet, dass die Kontrolleinheit (3) über einen internen und/oder einen externen Bus mit mindestens einem elektronischen Bauteil (1.X) verbunden ist.Test configuration according to one of the preceding claims 18 to 20, characterized in that the control unit ( 3 ) via an internal and / or an external bus having at least one electronic component ( 1.X ) connected is.