DE10043350A1 - Verfahren zur Untersuchung von Strukturen auf einem Wafer - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zur Untersuchung von Strukturen auf einem Wafer, wobei zur Herstellung der Strukturen wenigstens eine auf dem Wafer aufgebrachte, mittels Belichtungsprozessen hergestellte Maske verwendet wird. Auf der Maske werden in vorgegebenen Referenzpositionen Testschaltungen (4) mit Teststrukturen platziert. Zur Überprüfung der Strukturen und/oder der Belichtungsprozesse werden elektrische Parameter der Testschaltungen (4) ortsabhängig erfasst und ausgewertet.

Description

Die Erfindung betrifft ein Verfahren zur Untersuchung von Strukturen auf einem Wafer gemäß dem Oberbegriff des An­ spruchs 1.

Derartige Wafer sind typischerweise von Silizium-Wafern ge­ bildet und dienen zur Herstellung von integrierten Schalt­ kreisen und dergleichen.

Derartige integrierte Schaltungen bestehen aus komplexen An­ ordnungen von Transistoren, Speicherzellen und dergleichen, die über in verschiedenen Ebenen verlaufenden Leitbahnen kon­ taktiert sind.

Zur Herstellung derartiger Strukturen werden insbesondere auch Fotolithografieprozesse eingesetzt. Bei derartigen Foto­ lithografieprozessen werden in vorgegebenen Ebenen Re­ sistschichten auf den Wafer aufgebracht. Diese Resistschich­ ten werden in vorgegebenen Mustern mit Belichtungssystemen belichtet, wodurch diese Stellen der Resistschicht chemisch verändert werden. Danach werden die belichteten oder unbe­ lichteten Bereiche der Resistschicht entfernt. Die so erhal­ tenen Resistmuster bilden eine Maske für nachfolgende Pro­ zessschritte, wie zum Beispiel Ätzprozesse.

Problematisch ist zum einen, dass die Belichtungsprozesse nicht mit beliebiger Genauigkeit durchführbar sind. Daraus resultieren zum einen sogenannte Overlay-Fehler, das heißt es entstehen bei der Durchführung mehrerer aufeinander folgender Belichtungsprozesse Verschiebungen unterschiedlicher Ebenen zueinander. Zudem entstehen sogenannte Registration-Fehler, die in der nicht beliebig genauen Ausrichtbarkeit einer Maske relativ zum Wafer begründet liegen.

Derartige Fehler führen zu einem Versatz von Strukturen zwi­ schen verschiedenen Ebenen. Weiterhin können auch fertigungs- und prozessbedingte Schwankungen der Abbildungen bei Belich­ tungsprozessen innerhalb einer Ebene auftreten. Derartige Schwankungen werden insbesondere dadurch hervorgerufen, dass die Abbildungseigenschaften des Belichtungssystems über die jeweilige Bildebene variieren können. Weiterhin können derar­ tige prozessbedingte Schwankungen in Strukturen innerhalb ei­ ner Ebene dadurch hervorgerufen werden, dass Inhomogenitäten in der Resistschicht vorhanden sind. Schließlich können der­ artige Strukturschwankungen durch Inhomogenitäten der Ferti­ gungsprozesse, wie zum Beispiel Ätzprozesse, Sputterprozesse, für welche die vorgenannten Masken benötigt werden, hervorge­ rufen werden.

Insbesondere zur Untersuchung von Overlay- und Registration- Fehlern haben sich optische Untersuchungsverfahren bewährt. Hierzu werden an vorgegebenen Positionen einer Ebene Testmus­ ter angeordnet, welche mit dem Belichtungssystem untersucht werden. Die Testmuster können dabei beispielsweise von Over­ lay-Targets gebildet sein, mit welchen der Versatz zwischen zwei Ebenen gemessen werden kann. Des weiteren können an vor­ gegebenen Positionen Minimal-Strukturen aufweisende Testmus­ ter vorgesehen sein, die in Form von periodischen oder iso­ lierten Strukturen ausgebildet sein können. Die Strukturgrö­ ßen entsprechen vorzugsweise der minimalen im jeweiligen Pro­ zess auftretenden Strukturgröße. Durch die Variation der Li­ nienbreiten über die einzelnen Testmuster bei der Belichtung mit dem Belichtungssystem lassen sich Aussagen über die Schwankungen derartiger Strukturmuster über die Waferoberflä­ che machen.

Nachteilig bei derartigen Untersuchungsmethoden ist jedoch, dass mit diesen Strukturfehler von Schaltungsanordnungen, insbesondere auch deren Ortsabhängigkeiten nur unvollständig erfassbar sind.

Der Erfindung liegt die Aufgabe zugrunde ein Verfahren der eingangs genannten Art so auszubilden, dass eine möglichst genaue und umfassende Untersuchung von Strukturen auf einem Wafer gewährleistet ist.

Zur Lösung dieser Aufgabe sind die Merkmale des Anspruchs 1 vorgesehen. Vorteilhafte Ausführungsformen und zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen be­ schrieben.

Erfindungsgemäß sind auf wenigstens einer auf einem Wafer aufgebrachten Maske in vorgegebenen Referenzpositionen Test­ schaltungen mit Teststrukturen plaziert.

Zur Überprüfung der Strukturen und/oder der Belichtungspro­ zesse werden elektrische Parameter der Testschaltungen orts­ abhängig ausgewertet.

Der Grundgedanke der Erfindung besteht somit darin, zur Über­ prüfung von Strukturen auf dem Wafer und/oder von Belich­ tungsprozessen elektrische Parameter von Testschaltungen he­ ranzuziehen.

Durch eine geeignete Anordnung der Testschaltungen auf der Waferoberfläche wird durch eine ortsabhängige Auswertung der elektrischen Parameter der Testschaltungen neben der Bestim­ mung von Overlay- und Registration-Fehlern auch eine detail­ lierte und genaue Überprüfung von Schwankungen von Abbil­ dungsparametern der eingesetzten Belichtungsprozesse als auch von Inhomogenitäten bei Fertigungsprozessen ermöglicht. Ins­ besondere können Fertigungsschwankungen der bei der Bearbei­ tung des Wafers verwendeten Fertigungsprozesse, wie zum Bei­ spiel Ätzprozesse oder Sputterprozesse erfasst werden. Des Weiteren können auch Inhomogenitäten in der Resistschicht der jeweiligen Maske erfasst werden. Besonders vorteilhaft sind die Testschaltungen in den sich schachbrettartig über die Wa­ feroberflächen erstreckenden Ritzrahmen des Wafers angeordnet. Dabei sind die Testschaltungen vorzugsweise möglichst gleichmäßig über die gesamte Waferoberfläche verteilt. Auf diese Weise können Schwankungen der Belichtungsprozesse und Fertigungsprozesse vollständig über die gesamte Waferoberflä­ che erfasst werden.

In einer besonders vorteilhaften Ausführungsform der Erfin­ dung bestehen die Testschaltungen aus Test-Transistoren, wel­ che in Transistor-Arrays als Referenzumgebungen eingebettet sind. Die Test-Transistoren weisen dabei bezogen auf die um­ liegenden Transistor-Arrays und vorzugsweise auch bezüglich der Strukturen auf den Wafer minimale Strukturengrößen auf.

Durch eine ortsabhängige Messung der elektrischen Parameter der Test-Transistoren, insbesondere deren Einsatzspannungen, können durch Linienbreitenschwankungen des Belichtungssystems sowie durch Schwankungen der einzelnen Fertigungsprozesse hervorgerufene Inhomogenitäten der Strukturen der Test- Transistoren erfasst werden.

Durch die ortsabhängige Auswertung der elektrischen Parameter können insbesondere genaue Aussagen über die Variation der Strukturen über die Waferoberfläche gemacht werden und auch Korrekturwerte für die elektrischen Parameter derartiger Strukturen abgeleitet werden. Besonders vorteilhaft werden derartige Korrekturwerte zur Dimensionierung der Parameter der Strukturen auf dem Wafer verwendet. Derartige Strukturen können ebenso wie die Testschaltungen beispielsweise von Transistoren gebildet sein. Die Korrekturwerte geben bei­ spielsweise an, innerhalb welchem Bereich die Parameter der Transistoren variieren können. Dementsprechend werden die Transistoren so ausgelegt, dass diese bezüglich der auftre­ tenden Parameterschwankungen unempfindlich sind.

Die Erfindung wird im nachstehenden anhand der Zeichnungen erläutert. Es zeigen:

Fig. 1: Schematische Anordnung eines Testschaltungen auf­ weisenden Ritzrahmens auf der Oberfläche eines Wa­ fers.

Fig. 2: Ausführungsbeispiel einer in dem Ritzrahmen gemäß Fig. 1 angeordneten Testschaltung.

Fig. 1 zeigt schematisch einen Ausschnitt einer Wafero­ berfläche 1 eines Wafers, insbesondere eines Silizium-Wafers. Der Wafer wird zur Herstellung von Chips mit integrierten Schaltkreisen verwendet.

Auf der Waferoberfläche 1 ist ein schachbrettartiger Ritzrah­ men 2 vorgesehen, welche die Waferoberfläche 1 in eine Viel­ zahl von Nutzflächen 3 bildenden Segmenten unterteilt, welche vorzugsweise den einzelnen Chipflächen entsprechen.

In diesen Segmenten befinden sich die Strukturen der integ­ rierten Schaltkreise, wie zum Beispiel Anordnungen von Tran­ sistoren und Speicherzellenanordnungen.

In den Ritzrahmen 2, die nach Abschluss der am Wafer durchzu­ führenden Fertigungsprozesse als Ausschuss anfallen, sind verschiedene Anordnungen zur Überprüfung der Strukturen auf dem Wafer vorgesehen.

Zur Herstellung der Strukturen auf dem Wafer werden insbeson­ dere auch Fotolithografieprozesse eingesetzt.

Zur Durchführung eines derartigen Fotolithografieprozesses wird auf den Wafer eine fotoempfindliche Resistschicht aufge­ bracht. Aus dieser Resistschicht wird eine Maske dadurch her­ gestellt, dass vorgegebene Stellen der Resistschicht mittels eines Belichtungssystems belichtet werden, wodurch diese Stellen chemisch verändert werden.

Mittels eines Entwicklers werden entweder nur die belichteten oder nur die unbelichteten Stellen der Resistschicht ent­ fernt, wodurch die jeweilige Maske erhalten wird.

Bei der Herstellung derartiger Masken können insbesondere O­ verlay-Fehler und Registration-Fehler auftreten, das heißt es treten Verschiebungen zwischen verschiedenen Ebenen in der auf dem Wafer aufgebrachten Maske auf oder die Maske selbst ist relativ zum Wafer nicht exakt ausgerichtet. Des weiteren können fertigungs- und prozessbedingte ortsabhängige Schwan­ kungen der Strukturen auf dem Wafer auftreten. Derartige Schwankungen werden zum einen durch Schwankungen der mit dem Belichtungssystem durchgeführten Abbildungen erhalten. Zudem können durch Inhomogenitäten in der Maske oder durch Unregel­ mäßigkeiten der an der Maske durchgeführten Fertigungsprozes­ se, wie zum Beispiel Ätz- oder Sputterprozesse, derartige Schwankungen verursacht werden.

Erfindungsgemäß sind sowohl zur Erfassung von Overlay- und Registration-Fehler als auch zur Erfassung ortsabhängiger Schwankungen in vorgegebenen Referenzpositionen in dem Ritz­ rahmen 2 des Wafers Testschaltungen 4 mit vorgegebenen Test­ strukturen vorgesehen (Fig. 2).

Zur Bestimmung der auftretenden Fehler werden die elektri­ schen Parameter der Testschaltungen 4 ortsabhängig ausgewer­ tet. Die Testschaltungen 4 in den Ritzrahmen 2 sind über die gesamte Waferoberfläche 1 möglichst gleichmäßig verteilt. Da­ bei sind die Testschaltungen 4 in den jeweiligen Referenzpo­ sitionen identisch ausgebildet.

Die Testschaltungen 4 werden auf der zu untersuchenden Maske platziert, wobei zur Herstellung der Testschaltungen 4 insbe­ sondere auch das Belichtungssystem verwendet wird, welches zur Belichtung der Maske eingesetzt wird.

Fig. 2 zeigt schematisch ein Ausführungsbeispiel einer im Ritzrahmen 2 angeordneten Testschaltung. Die Testschaltung ist im vorliegenden Beispiel zwischen zwei Testpads 5 ange­ ordnet. Zum elektrischen Anschluss der Testschaltung sind mehrere Leitbahnen 6 vorgesehen.

Die Testschaltung weist einen oder mehrere Test-Transistoren 7 auf, die in einem Transistor-Array 8 eingebettet sind. Das Transistor-Array 8 bildet eine definierte Referenzumgebung für die Test-Transistoren 7, die vorzugsweise im Zentrum des Transistor-Arrays 8 angeordnet sind.

Die Test-Transistoren 7 weisen ebenso wie die Transistoren des Transistor-Arrays 8 definierte Gate-Oxid Gebiete, Sour­ ce/Drain Gebiete sowie Deep-Trench Gebiete auf. Diese Gebiete der Test-Transistoren 7 bilden Teststrukturen, deren Ausbil­ dungen durch Messen der elektrischen Parameter der Test- Transistoren 7 erfasst werden. Um eine möglichst detaillierte Aussage über insbesondere optische Abbildungsfehler des Be­ lichtungssystems zu erhalten, sind die Teststrukturen der Test-Transistoren 7 als Minimalstrukturen ausgebildet.

Dies bedeutet, dass die Abmessungen der Teststrukturen bezo­ gen auf die entsprechenden Schaltungsstrukturen der Transis­ toren des Transistor-Arrays 8 und vorzugsweise auch der ent­ sprechenden Strukturen auf der Nutzfläche 3 des Wafers mini­ male Strukturgrößen aufweisen.

Dadurch weisen die Teststrukturen die maximale Empfindlich­ keit bezüglich der auftretenden Fehler, insbesondere der auf­ tretenden Abbildungsfehler des Belichtungssystems auf.

Die bei den Testmessungen an den Test-Transistoren 7 ermit­ telten elektrischen Parameter variieren entsprechend der Schwankungen der Teststrukturen. Somit wird durch eine orts­ abhängige Bestimmung dieser Parameter eine umfassende Infor­ mation über die gegebenenfalls über die Waferoberfläche 1 variierenden Fehler der einzelnen Fertigungs- und Prozesspara­ meter erhalten.

Ein Beispiel für einen derartigen Parameter ist die Einsatz­ spannung eines Test-Transistors 7.

Diese Einsatzspannung ist zum einen äußerst empfindlich gegen Linienbreitenschwankungen bei der Durchführung von Belich­ tungsprozessen zur Herstellung der Gate-Oxid Gebiete. Insbe­ sondere die aktiven Gate-Oxid-Längen der Test-Transistoren 7 sind äußerst empfindlich gegen derartige Linienbreitenschwan­ kungen, wobei sich die Schwankungen der Gate-Oxid-Längen stark auf die Einsatzspannungen auswirken. Derartige Linien­ breitenschwankungen können insbesondere durch räumlich vari­ ierende Abbildungseigenschaften des Belichtungssystems verur­ sacht werden. Dementsprechend wird bei der ortsabhängigen Be­ stimmung der über den Wafer verteilten Test-Transistoren 7 eine entsprechende räumliche Variation der Einsatzspannungen erhalten.

Des weiteren sind die Einsatzspannungen der Test-Transistoren 7 von eventuell vorhandenen Verschiebungen der Source/Drain- Gebiete relativ zu den Gate Oxid Gebieten und/oder den Deep- Trench Gebieten abhängig. Somit geben die Abweichungen der gemessenen Einsatzspannungen von vorgegebenen Sollwerten so­ wie deren räumliche Schwankungen einen Aufschluss über die auftretenden Linienbreitenschwankungen und Verschiebungen einzelner Teststrukturen in den Test-Transistoren 7.

Durch eine entsprechende Auswertung weiterer elektrischer Pa­ rameter der Test-Transistoren 7 lassen sich die einzelnen Fehler bei der Abbildung des Belichtungssystems, die Fehler aufgrund von Inhomogenitäten in der Maske sowie bei den an der Maske durchgeführten Fertigungsprozessen genau bestimmen.

Durch Auswertung der ortsabhängigen Messergebnisse können Aussagen über die Qualitäten der Strukturen auf der Nutzfläche 3 des Wafers gemacht werden, wobei insbesondere Informa­ tionen über den räumlichen Verlauf der elektrischen Parameter der Strukturen erhalten werden.

Insbesondere können aus den Messergebnissen an den Test- Transistoren 7 Korrekturwerte für die Parameter der Struktu­ ren auf dem Wafer abgeleitet werden. Beispielsweise können die Korrekturwerte ein Maß für die Streuung der Parameter der Strukturen auf dem Wafer bilden. Anhand der Korrekturwerte können dann die herzustellenden Strukturen wie zum Beispiel Transistoren so ausgelegt werden, dass sie gegen die an den Testmessungen ermittelten Streuungen unempfindlich sind.

Claims (14)

1. Verfahren zur Untersuchung von Strukturen auf einem Wa­ fer, wobei zur Herstellung der Strukturen wenigstens eine auf dem Wafer aufgebrachte, mittels Belichtungsprozessen herge­ stellte Maske verwendet wird, dadurch gekennzeichnet, dass auf der Maske in vorgegebenen Referenzpositionen Testschaltungen (4) mit Teststrukturen plaziert werden, und dass zur Überprüfung der Strukturen und/oder der Belichtungsprozesse elektrische Parameter der Testschaltungen (4) ortsabhängig erfasst und ausgewertet werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Test­ schaltungen (4) von Test-Transistoren (7) gebildet sind.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Test- Transistoren (7) in Transistor-Arrays (8) eingebettet sind.

4. Verfahren nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, dass die Test- Transistoren (7) als Teststrukturen Gate-Oxid Gebiete, Sour­ ce/Drain Gebiete und Deep-Trench Gebiete aufweisen.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Test­ strukturen der Test-Transistoren (7) bezogen auf die Transis­ tor-Arrays (8) minimale Strukturgrößen aufweisen.

6. Verfahren nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, dass die Test­ strukturen der Test-Transistoren (7) bezogen auf die zu un­ tersuchenden Strukturen minimale Strukturgrößen aufweisen.

7. Verfahren nach einem der Ansprüche 4-6, dadurch gekennzeichnet, dass durch Mes­ sung elektrischer Parameter der Test-Transistoren (7) die durch Linienbreitenschwankungen im Belichtungsprozess verur­ sachten Variationen der Längen der Gate-Oxid Gebiete erfasst werden.

8. Verfahren nach einem der Ansprüche 4-7, dadurch gekennzeichnet, dass durch Mes­ sung elektrischer Parameter der Test-Transistoren (7) der Versatz von Source/Drain Gebieten zu Gate-Oxid Gebieten und/oder Deep-Trench Gebieten erfasst wird.

9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass als elek­ trische Parameter die Einsatzspannungen der Test-Transistoren (7) ausgewertet werden.

10. Verfahren nach einem der Ansprüche 1-9, dadurch gekennzeichnet, dass durch Mes­ sung elektrischer Parameter der Testschaltungen (4) die orts­ abhängigen Schwankungen von elektrischen Parametern der zu untersuchenden Strukturen abgeleitet werden.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass aus den ortsabhängigen Schwankungen von elektrischen Parametern der Strukturen Korrekturwerte abgeleitet werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Korrek­ turwerte zur Dimensionierung der Parameter der Strukturen auf dem Wafer verwendet werden.

13. Verfahren nach einem der Ansprüche 1-12, dadurch gekennzeichnet, dass die Test­ schaltungen (4) im Ritzrahmen (2) der Maske platziert werden.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Test­ schaltungen (4) in den Ritzrahmen (2) über die gesamte Wafe­ roberfläche (1) verteilt sind.