DE10034081A1 - Halbleiterbauelement mit mehreren Halbleiterchips - Google Patents
Halbleiterbauelement mit mehreren HalbleiterchipsInfo
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Abstract
Es wird ein Halbleiterbauelement mit einem mit einer Leiterzugstruktur versehenen Trägersubstrat vorgeschlagen, auf dem eine Mehrzahl an Halbleiterchips, insbesondere Speicherchips angeordnet und jeweils elektrisch mit der Leiterzugstruktur des Trägersubstrats verbunden ist. Die Halbleiterchips sind hierbei relativ zur Hauptfläche des Trägersubstrates schräg auf diesem angeordnet, so daß lediglich eine Seitenkante jedes Halbleiterchips mit dem Trägersubstrat in direktem Kontakt steht.
Description
Die Erfindung betrifft ein Halbleiterbauelement mit mehreren
Halbleiterchips, insbesondere mit Speicherchips.
Speicherbauelemente, die beispielsweise für den Einsatz in
einem PC vorgesehen sind, werden üblicherweise als Module
hergestellt. Derartige Module sind bezüglich ihrer elektri
schen Anschlüsse, der räumlichen Anordnung der elektrischen
Anschlüsse sowie ihrer Abmaße (insbesondere Länge und Breite
des Substrats) standardisiert. Das Speichervolumen eines der
artigen Modules mit einer vorgegebenen geometrischen Größe
ist somit abhängig von dem Speicherinhalt eines jeden Halb
leiterchips und der Anzahl der auf dem Modul angeordneten
Halbleiterchips.
Bei den aus dem Stand der Technik bekannten Modulen ist eine
Vielzahl an identisch ausgebildeten Halbleiterchips nebenein
ander auf dem Substrat angeordnet. Das Substrat kann bei
spielsweise aus einer Keramik bestehen. Es weist eine Leiter
zugstruktur auf, die einerseits mit den äußeren Anschlüssen
des Moduls verbunden ist und andererseits eine elektrische
Verbindung zu jedem einzelnen der auf dem Substrat angeordne
ten Halbleiterchips herstellt.
Es besteht nun ein grundsätzliches Bedürfnis, das Speichervo
lumen eines derartigen, bekannten Speicher-Modules weiter zu
erhöhen.
Weiterhin besteht bei bekannten Modulen das Problem, daß beim
Assemblieren von (relativ großen) Speicherchips auf dem Trä
gersubstrat ein großer Unterschied in den thermischen Längen
ausdehnungskoeffizienten der innerhalb des Halbleiterbauele
mentes verwendeten Komponenten besteht. Während die aus Sili
zium bestehenden Halbleiterchips einen Ausdehnungskoeffizien
ten von 3 ppm/K aufweisen, beträgt der thermische Längen
ausdehnungskoeffizient eines aus Keramik bestehenden Träger
substrates oder eines Printed Circuit Boards zwischen 15 bis
18 ppm/K. Da im Betrieb eines Speichermodules große Tempera
turunterschiede auftreten können, entsteht eine hohe mechani
sche Wechselbeanspruchung an den Verbindungsstellen der ver
schiedenen Komponenten. Um den Anforderungen der thermischen
Wechselbeanspruchungen gerecht zu werden, werden verschiedene
Pufferelemente oder Pufferschichten verwendet. Hierdurch ver
teuert sich jedoch der Modulaufbau erheblich. Ferner geht der
Einbau von Pufferelementen oder Pufferschichten in der Regel
mit einer Vergrößerung des Volumens des Modules einher.
Die Aufgabe der vorliegenden Erfindung besteht deshalb darin,
ein Halbleiterbauelement mit mehreren Halbleiterchips, insbe
sondere Speicherchips, bereitzustellen, bei dem bei gleichen
geometrischen Abmessungen gegenüber einem konventionellen Mo
dul ein wesentlich höheres Speichervolumen erzielbar ist.
Diese Aufgabe wird mit den Merkmalen des Patentanspruches 1
gelöst.
Die Erfindung schlägt also ein Halbleiterbauelement mit einem
mit einer Leiterzugstruktur versehenen Trägersubstrat vor,
auf dem eine Mehrzahl an Halbleiterchips, insbesondere Spei
cherchips, angeordnet und jeweils elektrisch mit der Leiter
zugstruktur des Trägersubstrates verbunden ist. Erfindungsge
mäß sind die Halbleiterchips relativ zur Hauptfläche des Trä
gersubstrates schräg auf diesem angeordnet, so daß lediglich
eine Seitenkante jedes Halbleiterchips mit dem Trägersubstrat
in direktem Kontakt steht.
Die Halbleiterchips werden somit nicht vollflächig mit dem
Substrat verbunden, sondern in einem Winkel zu der Hauptseite
des Trägersubstrates angestellt. Alle Halbleiterchips eines
Halbleiterbauelementes sind dabei vorzugsweise im gleichen
Winkel gegenüber der Hauptseite des Trägersubstrates ange
stellt. Als Auflagefläche zwischen Einem jeden Halbleiterchip
und dem Trägersubstrat ist nur noch eine Seitenkante des je
weiligen Halbleiterchips vorgesehen. Da, wie einleitend dar
gestellt, zwischen den Halbleiterchips und dem Trägersubstrat
ein großer Unterschied in dem thermischen Längenausdehnungs
koeffizienten besteht, wird die dadurch verursachte Problema
tik durch eine möglichst geringe Berührungsfläche der unter
schiedlichen Materialien vermindert. Aufgrund der geringen
Fläche, in denen sich das Trägersubstrat und die Halbleiter
chips berühren, können keine großen mechanischen Spannungen
entstehen, so daß auf die Verwendung von Pufferelementen oder
Pufferschichten verzichtet werden kann.
Vorteilhafte Ausgestaltungen ergeben sich aus den untergeord
neten Ansprüchen.
Ein größtmögliches Speichervolumen läßt sich dadurch erzie
len, daß sich gemäß einer vorteilhaften Ausgestaltung die
Halbleiterchips überlappen.
In einer Variante sind zwei Halbleiterchips in dem sich über
lappenden Bereich direkt mechanisch miteinander verbunden.
Dies bedeutet, die zwei Halbleiterchips sind lediglich z. B.
über eine Lotschicht miteinander verbunden. Da die thermi
schen Längenausdehnungskoeffizienten der beiden zu verbinden
den Flächen (Halbleiterchips) den gleichen Wert aufweisen,
können keine mechanischen Spannungen auftreten.
In einer anderen Variante ist zwischen zwei Halbleiterchips
in dem sich überlappenden Bereich eine Zwischenschicht gele
gen. Die Zwischenschicht kann beispielsweise als Puffer
schicht ausgeführt sein. Sie kann jedoch auch, wie dies in
einer bevorzugten Ausgestaltung des erfindungsgemäßen Halb
leiterbauelementes der Fall ist, als Umverdrahtung zwischen
Kontaktpads des Halbleiterchips und Kontaktstellen des Halb
leiterchips dienen. Das Vorsehen einer Zwischenschicht erhöht
zwar geringfügig das Volumen des Halbleiterbauelementes, je
doch erleichtert sich hierdurch die elektrische Verbindung
zwischen den Halbleiterchips und dem Trägersubstrat, wie dies
aus den unten stehenden Figurenbeschreibungen verständlich
werden wird.
Zweckmäßigerweise bilden die sich überlappenden Halbleiter
chips einen Verbund, wobei der äußerste Halbleiterchips des
Verbundes auf einem Auflagemittel aufliegt. Vorzugsweise ist
eine erste Hauptseite des Auflagemittels derart abgewinkelt,
daß der äußerste Halbleiterchip des Verbundes teilweise voll
flächig aufliegt. Mit der zweiten Hauptseite ist das Auflage
mittel mit dem Trägersubstrat verbunden. Das Auflagemittel
ermöglicht die schräge Anordnung der Halbleiterchips auf dem
Trägersubstrat. Diejenigen Halbleiterchips eines Chipverbun
des, die nicht direkt mit dem Auflagemittel in Kontakt ste
hen, nutzen den benachbart gelegenen Halbleiterchip somit als
Auflagemittel.
In einer bevorzugten Ausgestaltung sind die Kontaktstellen
der Halbleiterchips auf den dem Trägersubstrat zugewandten
Hauptseiten gelegen. Hierdurch muß zur Herstellung einer
elektrischen Verbindung zwischen den Leiterbahnen des Träger
substrates und den Kontaktstellen der Halbleiterchips nur ein
geringer Weg überbrückt werden. Die elektrische Verbindung
kann mittels elastischer oder inelastischer Verbindungsele
mente realisiert sein. Als elastische Verbindungselemente
können beispielsweise elastische Drahtverbindungen, weiche
Softbumps, (harte) Lothöcker auf einem elastischen Dielektri
kum oder ähnliches eingesetzt werden. Ebenso ist die Verwen
dung "harter" Verbindungselemente denkbar, z. B. Lothöcker
oder Lotkugeln sowie Höcker aus einem leitfähigen Kleber.
Elastische Verbindungselemente sind in der Lage, mechanische
Wechselbeanspruchungen aufgrund unterschiedlicher thermischer
Längenausdehnungskoeffizienten auszugleichen.
Zweckmäßigerweise sind die Kontaktstellen eines jeden Halb
leiterchips in den Bereichen eines Halbleiterchips gelegen,
die nicht mit einem anderen Halbleiterchip oder mit dem Auf
lagemittel überlappen. Die Kontaktstellen können dabei die
Kontaktpads eines Halbleiterchips sein. Dies bedeutet, die
Kontaktpads eines Halbleiterchips sind zu demjenigen Chiprand
hin versetzt, der mit dem Trägersubstrat in Berührung steht.
Üblicherweise befinden sich die Kontaktstellen eines Spei
cherchips jedoch in einer Mittelachse des Halbleiterchips. Um
jedoch möglichst viele Halbleiterchips auf einer vorgegebenen
Grundfläche des Trägersubstrats anordnen zu können, überlap
pen diese nach Möglichkeit auf einer Fläche von mehr als 50%.
Die Überlappung ergibt sich aus dem Winkel, mit dem die Halb
leiterchips gegenüber der Hauptfläche des Trägersubstrates
angestellt sind. Nur bei einem äußerst spitzen Winkel, wel
cher zwischen der Hauptfläche des Trägersubstrates und dem
Halbleiterchip gebildet ist, könnten die in der Mittelachse
gelegenen Kontaktpads außerhalb des sich überlappenden Berei
ches gelegen sein. Zur Komprimierung des Halbleiterbauele
mentvolumens bei hoher Speicherdichte wird jedoch der Winkel
möglicherweise derart gewählt, daß die Kontaktstellen und die
Kontaktpads eines Halbleiterchips an verschiedenen Stellen
gelegen sind. Hierzu sind die Kontaktstellen über Leiterbah
nen in der Zwischenschicht mit den Kontaktpads eines Halblei
terchips verbunden. Die Zwischenschicht übernimmt somit die
Funktion einer Umverdrahtung.
In einer bevorzugten Ausgestaltung der Erfindung ist auf der
von dem Trägersubstrat abgewandten Seite des Chipverbundes
eine Vergußschicht vorgesehen. Diese wird vorzugsweise aus
einem Material gewählt, welches eine gute Wärmeleitfähigkeit
besitzt. Aufgrund des hohen Speichervolumens entsteht gegen
über einem konventionellen Modul eine erhöhte Wärmeentwick
lung, die über die Vergußmasse abgeführt werden kann. Weiter
hin übernimmt die Vergußschicht die Aufgabe, den Chipverbund
mechanisch weiter zu stabilisieren.
In einer weiteren bevorzugten Ausgestaltung ist auf der von
dem Trägersubstrat abgewandten Seite des Chipverbundes eine
Abdeckplatte vorgesehen. Diese wird bevorzugt auf der Verguß
schicht aufgebracht. Die Abdeckplatte, die beispielsweise aus
einem Metall bestehen kann, führt die in dem Halbleiterbau
element entstehende Wärme dann weiter nach außen ab.
Die Erfindung wird anhand der nachfolgenden Ausführungsbei
spiele näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch ein Halbleiterbauelement, das
das Prinzip der Erfindung verdeutlicht,
Fig. 2-4 jeweils einen Ausschnitt aus einem erfindungsgemä
ßen Halbleiterbauelement, welcher verschiedene
Verbindungselemente zeigt und
Fig. 5 ein Ausführungsbeispiel des erfindungsgemäßen Halb
leiterbauelementes im Querschnitt.
Anhand der Fig. 1 kann das Prinzip der vorliegenden Erfin
dung erkannt werden. Auf einem Trägersubstrat 1 sind im vor
liegenden Ausführungsbeispiel zwei Halbleiterchips 2, 3 ange
ordnet. Die Halbleiterchips 2, 3 liegen dabei übereinander
und überlappen in einem Teilbereich. An den Stellen der Über
lappung sind die Halbleiterchips 2, 3 vollflächig miteinander
verbunden. Die Verbindung kann beispielsweise durch eine Lot
schicht hergestellt sein. Die Halbleiterchips sind in einem
Winkel zu der Hauptfläche des Trägersubstrates 1 angestellt.
Der Winkel wird durch ein Auflagemittel 13 eingestellt. Der
Halbleiterchip 2 liegt hierbei auf einer ersten Hauptseite 14
des Auflagemittels 13 auf. Mit seiner zweiten Hauptseite 15
ist das Auflagemittel 13 mit dem Trägersubstrat 1 vollflächig
verbunden. Das Auflagemittel 13 ist in seiner Breite derart
bemessen, daß die erste Hauptseite 14 nur einen Teil der er
sten Hauptseite 2a des Halbleiterchips 2 bedeckt. Unter der
ersten Hauptseite 2a, 3a der Halbleiterchips 2, 3 wird hier
bei verstanden, daß sich auf dieser Hauptseite die aktiven
Bauelemente der Halbleiterchips befinden.
Der Halbleiterchip 2 liegt derart auf dem Auflagemittel 13
auf, daß der rechte Chiprand des Halbleiterchips 2 gerade mit
dem Trägersubstrat 1 in Berührung kommt, das heißt, daß der
rechte Chiprand das Trägersubstrat 1 als Auflage verwendet.
Der Halbleiterchip 3 hingegen benutzt mit seiner Hauptseite
3a den Halbleiterchip 2 als Auflagemittel. Auch er ist derart
angeordnet, daß er einerseits teilweise vollflächig auf dem
Halbleiterchip 2 aufliegt und andererseits mit seiner rechten
Seitenkante gerade auf der Hauptseite des Trägersubstrates
aufliegt. Hierdurch wird eine mechanische Stabilität des
Chipverbundes gewährleistet. Im vorliegenden Ausführungsbei
spiel sind zum Zwecke der Anschauung lediglich zwei Halblei
terchips dargestellt. Ein Chipverbund kann selbstverständlich
aus einer beliebigen Anzahl an übereinander überlappend ange
ordneten Halbleiterchips bestehen. Die Anzahl der Halbleiter
chips ist lediglich durch die Größe des Trägersubstrates be
grenzt. Die Halbleiterchips eines Chipverbundes sind, wenn
sie hintereinander angeordnet sind, in einer Reihe gelegen.
Auf den ersten Hauptseiten 2a, 3a befinden sich jeweils Kon
taktstellen 9, 10. Die Kontaktstellen 7, 8 sind jeweils in
einem Bereich gelegen, der nicht von dem Auflagemittel 13 be
ziehungsweise dem darunter befindlichen Halbleiterchip (im
vorliegenden Ausführungsbeispiel Halbleiterchip 2) bedeckt
ist. Die Kontaktstellen 9, 10 sind über Verbindungselemente
7, 8 mit Kontaktstellen 11, 12 auf dem Trägersubstrat 1 elek
trisch verbunden. Als Verbindungselemente 7, 8 sind in Fig.
1 beispielhaft elastische Drahtverbindungen verwendet. Die
elastischen Drahtverbindungen sind in der Lage, mechanische
Spannungen aufzunehmen. Diese sind aus dem Stand der Technik
beispielsweise aus der US 5,917,707 bekannt.
Fig. 2 zeigt in einem Ausschnitt die elektrische Verbindung
zwischen den Kontaktstellen 9, 10 auf dem Halbleiterchip 2
und den Kontaktstellen 11, 12 auf dem Trägersubstrat 1. Aus
dieser Darstellung wird besonders gut ersichtlich, daß es
durch die schräge Anordnung der Halbleiterchips auf dem Trä
gersubstrat und dem Vorsehen der Kontaktstellen 9, 10 auf der
Seite des Halbleiterchips, die dem Trägersubstrat zugewandt
ist, auf besonders einfache Weise möglich ist, eine direkte
Verbindung der elektrischen Kontaktstellen zu den Kontakt
stellen des Trägersubstrates herzustellen. Als Verbindungs
elemente sind elastische Drahtverbindungen verwendet. Entste
hende Spannungen bei einer Temperaturänderung werden durch
die elastischen Drahtverbindungen abgefangen. Diese elasti
sche Drahtverbindung kann zum Beispiel aus einem Bonddraht
bestehen, welcher metallisch verstärkt ist. Hierzu bietet
sich beispielsweise das Nickel-Plating an.
Die Fig. 3 und 4 zeigen alternative Ausgestaltungen der
Verbindungselemente. In Fig. 3 sind weiche Lothügel darge
stellt, während in Figur mittels (harte) Lothügeln die elek
trische Verbindung zwischen den Kontaktstellen 9, 10 des Halb
leiterchips 2 und den Kontaktstellen 11, 12 des Trägersub
strats hergestellt ist. Selbstverständlich sind viele weitere
Kontaktierungsmöglichkeiten denkbar z. B. Lothöcker auf einem
elastischen Dieelektrikum oder leitfähiger Kleber.
Es ist denkbar, daß die Kontaktstellen 9, 10 direkt die Kon
taktpads des Halbleiterchips 2 darstellen. Es ist jedoch auch
andererseits denkbar, daß auf die erste Hauptseite 2a eine
Umverdrahtung aufgebracht ist, die zwischen den Kontaktstel
len 9, 10 und den Kontaktpads des Halbleiterchips 2 über eine
(aus den Figuren nicht ersichtliche) Leiterzugstruktur eine
elektrische Verbindung herstellt. In diesem Fall ist es mög
lich, konventionelle Speicherchips in dem erfindungsgemäßen
Halbleiterbauelement zu verwenden. Üblicherweise befinden
sich die Kontaktpads in einer Mittelachse des Halbleiter
chips. Diese befindet sich jedoch, wie aus der Fig. 1 bei
spielsweise ersichtlich ist, in dem Bereich, in welchem die
Halbleiterchips 2, 3 oder der Halbleiterchip 2 mit dem Aufla
gemittel 13 überlappt. Durch die Umverdrahtung kann dennoch
in dem nicht überlappenden Bereich eine elektrische Verbin
dung zu dem Trägersubstrat hergestellt werden.
Durch das Vorsehen einer Umverdrahtung, die dann als Zwi
schenschicht zwischen zwei Halbleiterchips fungiert, erhöht
sich zudem der Abstand zwischen dem Trägersubstrat und dem
nicht überlappenden Bereich eines Halbleiterchips. In diesem
Fall ist zwar die Drahtverbindung etwas länger auszuführen,
jedoch ist dies montagetechnisch einfacher zu bewerkstelli
gen.
Die Fig. 5 zeigt einen Querschnitt durch ein erfindungsgemä
ßes Halbleiterbauelement. In der vorliegenden Figur sind sie
ben Halbleiterchips überlappend übereinander angeordnet. Der
erste Halbleiterchip 2 des Chipverbundes liegt hierbei auf
dem Auflagemittel 13 auf. Die erste Hauptseite 14 des Aufla
gemittels 13 ist gegenüber der Hauptfläche des Trägersubstra
tes abgeschrägt. Die rechte Seitenkante eines jeden Halblei
terchips des Chipverbundes liegt auf dem Trägersubstrat 1
auf.
Um das Aufbringen einer Abdeckplatte 19 zu erleichtern, weist
das Halbleiterbauelement ein Abschlußmittel 16 auf, das mit
einer ersten Hauptseite 17 auf dem letzten Halbleiterchip 21
des Chipverbundes aufliegt. Die zweite Hauptseite 18 des Ab
schlußmittels 16 ist hierbei wiederum parallel zur Hauptflä
che des Trägersubstrates 1 gelegen. Auf der von dem Träger
substrat 1 abgewandten Seite des Chipverbundes ist eine Ver
gußmasse 20 aufgebracht, die vorzugsweise gut wärmeleitend
ist. Auf dieser befindet sich die Abdeckplatte 19, die die
Funktion eines Wärmeverteilers übernimmt. Zudem werden die
Halbleiterchips mechanisch gegen eine Beschädigung geschützt.
Das Auflagemittel 13 und das Abschlußmittel 16 bestehen vor
zugsweise aus einem Material, welches einen thermischen Aus
dehnungskoeffizienten aufweist, der zwischen dem von Silizium
und dem des Materials des Trägersubstrates 1 gelegen ist. Le
diglich in einem Bereich der Auflageflächen zwischen einem
Halbleiterchip und dem Auflagemittel 13 beziehungsweise dem
Abschlußmittel 16 sowie dem Bereich des Trägersubstrates 1
und dem Auflagemittel 13 beziehungsweise Abschlußmittel 16
können Wechselbeanspruchungen auftreten. Da die Halbleiter
chips und das Trägersubstrat lediglich den geringstmöglichen
Kontakt zueinander haben, entstehen an diesen Stellen keine
Wechselbeanspruchungen.
Das erfindungsgemäße Halbleiterbauelement läßt sich mit den
bekannten üblichen Surface-Mount-Technologien herstellen. Es
ermöglicht durch die geschickte Anordnung der Halbleiterchips
ein Halbleiterbauelement, das eine äußerst hohe Speicherdich
te aufweist. Durch die Verwendung von rückseitengeschliffe
nen, das heißt abgedünnten Halbleiterchips läßt sich eine
Vervielfachung des Speichervolumens erzielen, ohne dabei die
Abmaße (Länge und Breite) zu erhöhen. Lediglich das Volumen
des Halbleiterbauelementes erhöht sich geringfügig.
1
Trägersubstrat
2
bis
6
Halbleiterchip
2
a bis
6
a Erste Hauptseite
7
,
8
Verbindungselement
9
,
10
Kontaktstelle
11
,
12
Kontaktstelle
13
Auflagemittel
14
Erste Hauptseite
15
Zweite Hauptseite
16
Abschlußmittel
17
Erste Hauptseite
18
Zweite Hauptseite
19
Abdeckplatte
20
Vergußschicht
21
Halbleiterchip
Claims (13)
1. Halbleiterbauelement mit einem mit einer Leiterzugstruktur
versehenen Trägersubstrat (1), auf dem eine Mehrzahl von
Halbleiterchips (2, . . ., 6, 21), insbesondere Speicherchips,
angeordnet und jeweils elektrisch mit der Leiterzugstruktur
des Trägersubstrates (1) verbunden ist,
dadurch gekennzeichnet, daß
die Halbleiterchips relativ zur Hauptfläche des Trägersub
strates (1) schräg auf dem Trägersubstrat angeordnet sind, so
daß lediglich eine Seitenkante jedes Halbleiterchips mit dem
Trägersubstrat in direktem Kontakt steht.
2. Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet, daß
sich die Halbleiterchips (2, . . ., 6, 21) überlappen.
3. Halbleiterbauelement nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
zwei Halbleiterchips in dem sich überlappenden Bereich direkt
miteinander verbunden sind.
4. Halbleiterbauelement nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
zwischen zwei Halbleiterchips in dem sich überlappenden Be
reich eine Zwischenschicht gelegen ist.
5. Halbleiterbauelement nach Anspruch 1 bis 4,
dadurch gekennzeichnet, daß
die sich überlappenden Halbleiterchips einen Verbund bilden,
wobei der äußerste Halbleiterchip (2) auf einem Auflagemittel
(13) aufliegt.
6. Halbleiterbauelement nach Anspruch 5,
dadurch gekennzeichnet, daß
eine erste Hauptseite (14) des Auflagemittels (13) abgewin
kelt ist, so daß der äußerste Halbleiterchip (2) des Verbun
des teilweise vollflächig aufliegt.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß
Kontaktstellen (9, 10) der Halbleiterchips (2, . . ., 6, 21) auf
den dem Trägersubstrat (1) zugewandten Hauptseiten (2a, . . .,
6a, 21a) gelegen sind.
8. Halbleiterbauelement nach Anspruch 7,
dadurch gekennzeichnet, daß
die Kontaktstellen (9, 10) eines jeden Halbleiterchips in den
Bereichen eines Halbleiterchips gelegen sind, die nicht mit
einem anderen Halbleiterchip oder dem Auflagemittel (13)
überlappen.
9. Halbleiterbauelement nach Anspruch 7 oder 8,
dadurch gekennzeichnet, daß
die Kontaktstellen (9, 10) die Kontaktpads eines Halbleiter
chips sind.
10. Halbleiterbauelement nach Anspruch 7 oder 8,
dadurch gekennzeichnet, daß
die Kontaktstellen (9, 10) über Leiterbahnen in der Zwischen
schicht mit den Kontaktpads eines Halbleiterchips verbunden
sind.
11. Halbleiterbauelement nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß
auf der von dem Trägersubstrat (1) abgewandten Seite des Ver
bundes eine Vergußschicht (20) vorgesehen ist.
12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11,
dadurch gekennzeichnet, daß
auf der von dem Trägersubstrat (1) abgewandten Seite des Ver
bundes eine Abdeckplatte (19) vorgesehen ist.
13. Halbleiterbauelement nach einem der Ansprüche 1 bis 12,
dadurch gekennzeichnet, daß
die elektrische Verbindung zwischen den Halbleiterchips und
dem Trägersubstrat mittels elastischer oder inelastischer
Verbindungselemente (7, 8) realisiert ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10034081A DE10034081A1 (de) | 2000-07-13 | 2000-07-13 | Halbleiterbauelement mit mehreren Halbleiterchips |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10034081A DE10034081A1 (de) | 2000-07-13 | 2000-07-13 | Halbleiterbauelement mit mehreren Halbleiterchips |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10034081A1 true DE10034081A1 (de) | 2001-10-18 |
Family
ID=7648807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10034081A Ceased DE10034081A1 (de) | 2000-07-13 | 2000-07-13 | Halbleiterbauelement mit mehreren Halbleiterchips |
Country Status (1)
Country | Link |
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DE (1) | DE10034081A1 (de) |
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