DE10004648C2 - Integrierter Halbleiterspeicher - Google Patents
Integrierter HalbleiterspeicherInfo
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Description
Die vorliegende Erfindung betrifft einen integrierten Halb
leiterspeicher mit Speicherzellen zur Speicherung von Daten
signalen, mit einem Leseverstärker, einer Signalleitung und
einer Speicherschaltung.
Neuere Generationen von integrierten Halbleiterspeichern wei
sen eine wachsende Integrationsdichte und eine zunehmende An
zahl integrierter Funktionen auf. Ein Halbleiterspeicher ist
dabei meist mit weiteren Komponenten verbunden, die zusammen
beispielsweise ein Computersystem bilden. Für Halbleiterspei
cher, die relativ große Ausmaße und relative lange Leiterbah
nen aufweisen, ist es zunehmend schwierig, die Datenzugriffs
zeiten zu erzielen, die von schnell schaltenden Komponenten
beispielsweise des Computersystems gefordert werden.
Ein Datenzugriff läßt sich üblicherweise in mehrere Funkti
onsblöcke unterteilen. In einem ersten Funktionsblock werden
Zugriffs-Kommandos decodiert und die betreffende Speicherzel
lenadresse generiert. In einem Halbleiterspeicher, der bei
spielsweise ein matrixförmiges Speicherzellenfeld aufweist,
werden in einem zweiten Funktionsblock die Spaltenadressen
decodiert, eine betreffende Spaltenleitung mittels eines
Spaltenauswahlsignals ausgewählt, die auszulesenden Daten in
einem Leseverstärker verstärkt und nach außerhalb des Spei
cherzellenfeldes gegeben. Dort werden sie üblicherweise einem
weiteren Leseverstärker zugeführt. In einem dritten Funkti
onsblock wird ein auszulesendes Datensignal von diesem Lese
verstärker beispielsweise zu einer internen Speicherschaltung
oder zu einem Ausgangspuffer des integrierten Speichers über
tragen.
Zur Übertragung eines auszulesenden Datensignals an eine in
terne Speicherschaltung oder ein Ausgangspuffer kann beispielsweise
ein Datenleitungspaar mit zueinander differenzi
ellen Zuständen verwendet werden. In jedem Lesezyklus weist
dabei eine der beiden Leitungen einen Signalübergang auf. So
bald dieser in einer Speicherschaltung gesichert ist, erfolgt
in bekannter Weise eine entsprechende Aufladung der jeweils
anderen Leitung. Diese Anordnung weist einen vergleichsweise
hohen Platzbedarf auf dem Halbleiterspeicher auf.
Das auszulesende Datensignal kann alternativ auf einer ein
zelnen statischen Datenleitung übertragen werden. Diese Si
gnalleitung, die den Leseverstärker und die interne Speicher
schaltung beziehungsweise das Ausgangspuffer verbindet, weist
für jeden Lesezyklus höchstens einen Signalübergang auf. Im
Interesse möglichst kurzer Zugriffszeiten müssen beide Arten
von Signalübergängen (z. B. "log. 0" = L nach "log. 1" = H,
"log. 1" = H nach "log. 0" = L) hinsichtlich deren Schaltzei
ten optimiert werden. Die minimale Zugriffszeit ist dabei li
mitiert auf den langsameren Signalübergang der beiden Si
gnalübergänge.
Aus US 5 703 830 A ist ein dynamischer Halbleiterspeicher be
kannt, der Leseverstärker zum Auslesen von Datensignalen von
Speicherzellen aufweist, deren Ausgänge mit jeweiligen Trei
berschaltungen verbunden sind zur Aktivierung der jeweiligen
Treiberschaltung. Eine Signalleitung ist mit einem Ausgang
der jeweiligen Treiberschaltung verbunden. Mit der Signallei
tung sind außerdem ein Eingang einer Speicherschaltung und
ein Transistor zum Anheben der Spannung auf der Signalleitung
verbunden. Die Speicherschaltung ist durch ein Steuersignal
ansteuerbar.
Die Aufgabe der vorliegenden Erfindung ist es, einen inte
grierten Halbleiterspeicher anzugeben, der eine Schaltungsan
ordnung zum Auslesen von Datensignalen aufweist, bei dem die
Schaltungsanordnung einen möglichst geringen Platzbedarf auf
weist, und der vergleichsweise hohe Schaltgeschwindigkeiten
von Signalübergängen der auszulesenden Datensignale aufweist.
Die Aufgabe wird gelöst durch einen integrierten Halbleiter
speicher mit Speicherzellen zur Speicherung von Datensigna
len; mit einem Leseverstärker mit einem Eingang für ein Da
tensignal einer der Speicherzellen und einem Ausgang für we
nigstens ein Ausgangssignal; mit einer Treiberschaltung mit
einem Ausgang und einem Eingang, der mit dem Ausgang des Le
severstärkers verbunden ist, wobei die Treiberschaltung nur
von dem Ausgangssignal des Leseverstärkers aktivierbar oder
deaktivierbar ist; mit einer Signalleitung, die mit dem Aus
gang der Treiberschaltung verbunden ist; mit einer Vorladeschaltung,
die mit der Signalleitung verbunden ist; mit einer
Speicherschaltung mit einem Eingang, der mit der Signallei
tung verbunden ist, und einem Ausgang; mit einem Anschluß für
ein Steuersignal, der mit dem Leseverstärker, der Vorlade
schaltung und der Speicherschaltung verbunden ist.
Vorteilhafte Aus- und Weiterbildungen sind Gegenstand abhän
giger Ansprüche.
Zum Auslesen eines Datensignals einer der Speicherzellen wird
beispielsweise ein entsprechendes Steuersignal angelegt. Nach
einem Signalübergang des Steuersignals wird die Vorladeschal
tung deaktiviert. Der Leseverstärker liest daraufhin an dem
Eingang ein Datensignal einer auszulesenden Speicherzelle
ein. An dem Ausgang des Leseverstärkers wird ein entsprechen
des Ausgangssignal erzeugt. Dieses Ausgangssignal dient als
Eingangssignal einer Treiberschaltung, die von dem Ausgangs
signal des Leseverstärkers beispielsweise aktiviert wird.
Entsprechend wird am Ausgang der Treiberschaltung ein Si
gnalübergang auf der angeschlossenen Signalleitung erzeugt.
Als Folge davon verändert sich der Zustand der Signalleitung
zu einem zu dem Vorladesignal komplementären Zustand. Die Si
gnalleitung wird beispielsweise entladen. Die ebenfalls an
der Signalleitung angeschlossene Speicherschaltung speichert
diesen Zustandswechsel, der an dem Ausgang der Speicherschal
tung entnehmbar ist. Die Speicherschaltung wird dabei eben
falls von dem Steuersignal gesteuert und ist zum Auslesen des
Datensignals entsprechend freigeschaltet.
Nachdem der Lesezugriff beendet ist, wird der Eingang der
Speicherschaltung für weitere Vorgänge gesperrt. Das vorher
aus dem Speicherzellenfeld ausgelesene Datensignal ist am
Ausgang der Speicherschaltung auslesbar. Der Leseverstärker
wird deaktiviert, wodurch das Ausgangssignal des Leseverstär
kers entsprechend rückgesetzt wird. Schließlich wird die Vor
ladeschaltung entsprechend aktiviert, wodurch die Signallei
tung wieder auf den ursprünglichen Zustand aufgeladen wird.
Zum Auslesen beispielsweise eines Datensignals, das einen Zu
stand aufweist, der zu dem Zustand des vorher ausgelesenen
Datensignals komplementär ist, wird ein erneuter Lesezyklus
eingeleitet. Durch ein entsprechendes Steuersignal wird wie
derum der Eingang der Speicherschaltung freigeschaltet. Diese
speichert den Zustand der Signalleitung in dem Zeitpunkt, in
dem der Eingang der Speicherschaltung freigeschaltet wird. Da
das auszulesende Datensignal komplementär zu dem vorher aus
gelesenen Datensignal ist, wird das vorher aktivierte Aus
gangssignal des Leseverstärkers in diesem Lesezyklus nicht
aktiviert. Somit wird auch die Treiberschaltung nicht akti
viert. Die durch die Vorladeschaltung aufgeladene Signallei
tung wird folglich durch die Treiberschaltung nicht entladen.
Die Speicherschaltung speichert somit den Zustand der Signal
leitung nach dem Vorladen durch die Vorladeschaltung. Zum Be
enden des Lesezyklus wird die Speicherschaltung wiederum ge
sperrt und der Leseverstärker deaktiviert.
Da bei dem zweiten beschriebenen Lesevorgang das Vorladepo
tential der Signalleitung in der Speichereinheit gespeichert
wird, wird eine hohe Schaltgeschwindigkeit am Ausgang der
Speicherschaltung erreicht. Die Treiberschaltung wird nur von
dem Ausgangssignal des Leseverstärkers aktiviert beziehungs
weise deaktiviert. Das Ausgangssignal des Leseverstärkers
zeigt hier das Auslesen eines Datums mit einem bestimmten lo
gischen Zustand beziehungsweise das Nicht-Auslesen eines Da
tums mit dem bestimmten logischen Zustand durch den Lesever
stärker an. Da am Eingang der Treiberschaltung nur dieses
Ausgangssignal des Leseverstärkers anliegt, kann diese mit
verhältnismäßig geringem Aufwand ausgeführt werden.
Die Erfindung ist in verschiedenen Anwendungen einsetzbar.
Beispielsweise ist der Halbleiterspeicher als dynamischer
Halbleiterspeicher oder als synchroner dynamischer Halblei
terspeicher ausgebildet.
Der erfindungsgemäße integrierte Halbleiterspeicher, dessen
Funktionsweise und dessen vorteilhafte Aus- und Weiterbildun
gen werden im folgenden anhand der in der Zeichnung darge
stellten Figuren näher erläutert. Es zeigen:
Fig. 1 eine Ausführungsform des erfindungsgemäßen Halblei
terspeichers,
Fig. 2 eine Ausführungsform des Halbleiterspeichers mit
modifizierter Vorladeschaltung,
Fig. 3 eine Ausführungsform des Halbleiterspeichers mit
einer Halteschaltung,
Fig. 4 ein Ablaufdiagramm zu der Schaltung nach der Fig.
1,
Fig. 5 eine Ausführungsform des Halbleiterspeichers mit
mehreren Leseverstärkern.
Fig. 1 zeigt eine einfache Ausführungsform des erfindungsge
mäßen Halbleiterspeichers mit Speicherzellen MC, die bei
spielsweise zu Einheiten von Zeilenleitungen WL und Spalten
leitungen BL zusammengefaßt sind. Die Speicherzellen MC die
nen zur Speicherung eines Datensignals DQ beziehungsweise
DQ, das jeweils einen ersten logischen Zustand L oder einen
zweiten logischen Zustand H aufweist.
Ein erstes Ausgangssignal RD0 des Leseverstärkers 2 zeigt mit
einem ersten Zustand H das Auslesen eines Datums mit dem er
sten logischen Zustand L durch den Leseverstärker 2 an. Das
erste Ausgangssignal RD0 zeigt mit einem zweiten Zustand L
das Nicht-Auslesen eines Datums mit dem ersten logischen Zu
stand L durch den Leseverstärker 2 an. Ein zweites Ausgangs
signal RD1 des Leseverstärkers 2 zeigt mit einem ersten Zu
stand H das Auslesen eines Datums mit dem zweiten logischen
Zustand H durch den Leseverstärker 2 an. Das zweite Ausgangssignal
RD1 zeigt mit einem zweiten Zustand L das Nicht-
Auslesen eines Datums mit dem zweiten logischen Zustand H
durch den Leseverstärker 2 an. Die Zustände des ersten Aus
gangssignals RD0 und des zweiten Ausgangssignals RD1 bedeuten
dabei beispielsweise folgendes: RD0 = RD1 = L zeigt an, daß
kein Datensignal DQ ausgelesen wird. RD0 = H zeigt beispiels
weise an, daß ein Datensignal DQ = L durch den Leseverstärker
ausgelesen wird. RD1 = H zeigt beispielsweise an, daß ein Da
tensignal DQ = H aus dem Speicherzellenfeld ausgelesen wird.
Dabei sollte sichergestellt sein, daß RD0 = RD1 = H nicht
auftreten kann.
Der Leseverstärker 2 ist mit einem Eingang 21 für das Daten
signal DQ und mit einem Eingang 22 für das Datensignal DQ
einer der Speicherzellen MC sowie mit einem Ausgang 23 für
das Ausgangssignal RD0 und dem Ausgang 24 für das Ausgangs
signal RD1 versehen. Über den weiteren Anschluß 25 ist der
Leseverstärker 2 mit einem Anschluß 7 für ein Steuersignal C
verbunden. Eine Treiberschaltung 3 weist einen Ausgang 32 und
einen Eingang 31 auf, der mit dem Ausgang 23 des Leseverstär
kers 2 verbunden ist. Die Treiberschaltung 3 ist dabei nur
von dem Ausgangssignal RD0 des Leseverstärkers 2 aktivierbar
beziehungsweise deaktivierbar. Eine Signalleitung 4 zur Über
tragung eines logischen Signals ist mit dem Ausgang 32 der
Treiberschaltung 3 verbunden. Mit der Signalleitung 4 sind
weiterhin verbunden eine Vorladeschaltung 5 sowie eine Spei
cherschaltung 6 mit einem Eingang 61 und einem Ausgang 62.
Wie der Leseverstärker 2 sind die Vorladeschaltung 5 und die
Speicherschaltung 6 mit dem Anschluß 7 für das Steuersignal C
verbunden. Die Speicherschaltung 6 ist beispielsweise als so
genanntes Latch ausgeführt.
Die Treiberschaltung 3 umfaßt beispielsweise einen Transistor
13, dessen gesteuerte Strecke zwischen die Signalleitung 4
und einem Anschluß für ein erstes Versorgungspotential V1 ge
schaltet ist. Der Steueranschluß des Transistors 13 ist mit
dem Eingang 31 der Treiberschaltung 3 verbunden und damit mit
dem Ausgang 23 des Leseverstärkers 2.
Die Vorladeschaltung 5 umfaßt hier ebenfalls einen Transistor
15, dessen gesteuerte Strecke zwischen die Signalleitung 4
und einem Anschluß für ein zweites Versorgungspotential V2
geschaltet ist. Der Steueranschluß des Transistors 15 ist da
bei mit dem Anschluß 7 für das Steuersignal C verbunden. Das
erste Versorgungspotential V1 repräsentiert den ersten logi
schen Zustand L eines Datensignals einer Speicherzelle. Das
zweite Versorgungspotential V2 repräsentiert den dazu komple
mentären zweiten logischen Zustand H.
Im folgenden wird die Funktionsweise der in Fig. 1 darge
stellten Schaltungsanordnung anhand des Ablaufdiagramms aus
Fig. 4 näher erläutert.
In einem anfänglichen Zustand ist die Signalleitung 4 auf den
Zustand H durch die Vorladeschaltung 5 vorgeladen. Dies wird
durch einen leitenden Transistor 15 erreicht, an dessen Steu
ereingang das Steuersignal C = L anliegt.
Ein Lesezyklus wird eingeleitet durch eine steigende Flanke
des Steuersignals C. Daraufhin wird ein Speicherzugriff aus
geführt, wodurch an den Eingängen 21 und 22 des Leseverstär
kers 2 die Datensignale DQ beziehungsweise DQ anliegen. Das
Steuersignal C wirkt weiterhin als Aktivierungssignal für den
Leseverstärker 2, der die Datensignale einliest und ver
stärkt. Entsprechend werden die Ausgänge 23 und 24 des Lese
verstärkers 2 mit den Signalen RD1 und RD0 belegt. Durch das
Steuersignal C wird außerdem die Vorladeschaltung 5 deakti
viert.
Gemäß dem Ablaufdiagramm nach der Fig. 4 zeigt die erste
steigende Flanke des Steuersignals C das Lesen eines Datensi
gnals DQ = L an. Nach dem der Leseverstärker 2 das Datensi
gnal DQ beziehungsweise DQ eingelesen hat, liegt an dem Ausgang
23 das Signal RD0 = H an. Dieses Ausgangssignal RD0 des
Leseverstärkers 2 aktiviert den Transistor 13 der Treiber
schaltung 3. Dadurch wird die Signalleitung 4 von dem Zustand
H auf den Zustand L entladen. Der Eingang 61 der Speicher
schaltung 6 wird durch ein entsprechendes Signal am Steuer
eingang 63 freigeschaltet. Der Eingang 61 der Speicherschal
tung 6 ist dabei freigeschaltet, wenn das Steuersignal C den
Zustand H annimmt. Nimmt das Steuersignal C den Zustand L an,
so ist der Eingang 61 deaktiviert. Die Signalleitung 4, die
auf den Zustand L entladen ist, zeigt den Zustand des Daten
signals DQ = L an. Dieses Datensignal erscheint am Ausgang 62
der Speicherschaltung 6 nach einer internen Verzögerungszeit
der Speicherschaltung 6.
Mit der nächsten fallenden Flanke des Steuersignals C wird
der Eingang der Speicherschaltung 6 deaktiviert, das Aus
gangssignal am Ausgang 62 der Speicherschaltung 6 bleibt je
doch erhalten. Der Lesezugriff ist damit beendet, der Lese
verstärker 2 wird deaktiviert und damit das Ausgangssignal
RD0 auf den Zustand L rückgesetzt. Die Vorladeschaltung 5
wird wieder aktiviert, wodurch die Signalleitung 4 den Zu
stand H annimmt.
Nach dem Ablaufdiagramm der Fig. 4 ist das Steuersignal C
ein regelmäßiges Taktsignal, beispielsweise eines synchronen
dynamischen Halbleiterspeichers. Prinzipiell ist es jedoch
auch möglich, das Aktivieren beziehungsweise Deaktivieren der
beschriebenen Schaltungskomponenten jeweils durch eine stei
gende Flanke des Steuersignals C zu erreichen. Das Steuersi
gnal C ist dabei beispielsweise ein dafür generiertes Steuer
signal einer dafür vorgesehenen Steuerschaltung.
In einem weiteren Lesezyklus wird mit der steigenden Flanke
des Steuersignals C beispielsweise ein Datensignal DQ = H
ausgelesen. Die Vorladeschaltung 5 wird wiederum deaktiviert.
Mit dem steigenden Steuersignal C wird der Eingang 61 der
Speicherschaltung 6 freigeschaltet, wodurch das Ausgangssignal
am Ausgang 62 der Speicherschaltung 6 den Zustand H
annimmt. Außerdem nimmt das Ausgangssignal RD1 des Lesever
stärkers 2 den Zustand H an. Diese Information wird jedoch
für das Auslesen auf der Signalleitung 4 nicht benötigt, da
die Signalleitung 4 und der Ausgang 62 der Speicherschaltung
6 bereits den Zustand H in Folge der Vorladung durch die Vor
ladeschaltung 5 annehmen. Das Ausgangssignal RD1 des Lesever
stärkers 2 ist deshalb nicht an der Treiberschaltung 3 ange
schlossen.
Da die Treiberschaltung 3 nur von dem Ausgangssignal RD0, wie
vorher beschrieben, aktivierbar beziehungsweise deaktivierbar
ist, reduziert sich deren Schaltungsaufwand in vorteilhafter
Weise. Analog zu dem vorherigen Lesevorgang wird der zweite
Lesevorgang durch die folgende fallende Flanke des Steuersi
gnals C beendet. Das Ausgangssignal RD1 nimmt dabei wieder
den Zustand L an.
Da an dem Ausgang 62 der Speicherschaltung 6 der Übergang vom
Zustand L nach dem Zustand H unmittelbar nach der steigenden
Signalflanke des Steuersignals C folgt, findet dieser Si
gnalübergang relativ zu dem Signalübergang beim vorherigen
Lesezyklus zu einem früheren Zeitpunkt statt. Daher wird die
maximale Zeitverzögerung beim Lesevorgang nur durch den Si
gnalübergang auf der Signalleitung 4 von dem Zustand H nach
dem Zustand L bestimmt. Das hat den Vorteil, daß die Transi
storen der Speicherschaltung 6 vorallem im Hinblick auf die
sen Signalübergang optimiert werden können. Der Signalüber
gang an dem Ausgang 62 der Speicherschaltung 6 von dem Zu
stand L nach dem Zustand H ist, wie beschrieben, zeitlich un
kritisch und hat daher keinen Einfluß auf die beschriebene
Optimierung.
Da die Treiberschaltung 3 aus Fig. 1 wie beschrieben einen
relativ geringen schaltungstechnischen Aufwand erfordert, er
geben sich weitere Vorteile des erfindungsgemäßen Halbleiter
speichers. Es ist zwischen dem Anschluß für das Versorgungspotential
V2 und der Signalleitung 4 nur ein PMOS-Transistor
vorzusehen, wobei dessen Plazierung auf der integrierten
Schaltung unabhängig von der Plazierung des Leseverstärkers 2
ist. Durch einen reduzierten schaltungstechnischen Aufwand
der Treiberschaltung 3 wird im besonderen der Platzbedarf in
der Umgebung des Leseverstärkers 2 gering gehalten. Dadurch,
daß an der Signalleitung 4 eine minimale Anzahl von PMOS-
Transistoren angeschlossen ist, wird das kapazitive Verhalten
der Signalleitung 4 positiv beeinflußt. Die kapazitive Aufla
dung der Signalleitung 4 kann gering gehalten werden.
In Fig. 2 ist eine Weiterbildung der Ausführungsform des
Halbleiterspeichers nach der Fig. 1 gezeigt. Danach ist der
Steueranschluß des Transistors 15 der Vorladeschaltung 5 an
einer logischen Verarbeitungseinheit 55 angeschlossen. Die
logische Verarbeitungseinheit 55 ist ihrerseits mit dem An
schluß 7 für das Steuersignal C und mit dem Ausgang 24 für
das Ausgangssignal RD1 des Leseverstärkers 2 verbunden. Diese
Schaltung hat den Vorteil, daß während des Lesevorgangs eines
Datensignals DQ = H die Signalleitung 4 keinen floatenden Zu
stand aufweist. Die Signalleitung 4 wird durch das Ausgangs
signal RD1 = H auf dem Zustand H gehalten. Die Vorladeschal
tung 5 erhält damit neben der Vorladefunktion eine Haltefunk
tion zum Halten des Zustands der Signalleitung 4. Der Transi
stor 15 der Vorladeschaltung 5 kann aufgrund dieser Funktion
relativ klein dimensioniert werden. Im Gegensatz dazu sind
beispielsweise Schalttransistoren einer Treiberschaltung ver
hältnismäßig groß dimensioniert, um Signalübergänge möglichst
schnell schalten zu können.
In Fig. 3 ist eine weitere Ausführungsform des Halbleiter
speichers dargestellt. Dieser weist eine Halteschaltung 8
auf, die einen Transistor 18 umfaßt, dessen gesteuerte Strec
ke zwischen die Signalleitung 4 und einem Anschluß für das
zweite Versorgungspotential V2 geschaltet ist. Der Steueran
schluß des Transistors 18 ist mit dem Ausgang 24 für das Ausgangssignal
RD1 des Leseverstärkers 2 verbunden. Im folgenden
wird die Funktion der Halteschaltung näher erläutert.
Infolge der feinen Strukturen eines integrierten Halbleiter
speichers werden die darauf vorgesehenen Schaltungsanordnun
gen und Leiterbahnen in einer Umgebung betrieben, die relativ
intensives elektrisches Rauschen aufweist. Dieses Rauschen
ist auf dem betreffenden Leiter oftmals durch kapazitive
Kopplung mit dem Substrat beziehungsweise mit anderen Leiter
bahnen verursacht. Bei integrierten Halbleiterspeichern wer
den bei einem Lesezyklus typischerweise mehrere Bitleitungen
parallel ausgelesen, so daß mehrere nebeneinander angeordnete
Signalleitungen 4 gleichzeitig einen aktiven Zustand aufwei
sen. Während eines Lesevorgangs, in dem ein Datensignal DQ =
H gelesen wird, wird die Signalleitung 4 für eine kurze Zeit
nicht aktiv, beispielsweise von der Treiberschaltung 3 oder
der Vorladeschaltung 5, mit einem festen Versorgungspotential
beaufschlagt. Während dieser Zeit ist die Signalleitung 4
empfindlich gegenüber kapazitiven Einkopplungen.
Damit die Signalleitung 4 unempfindlich gegenüber diesen Ein
kopplungen ist, ist die Halteschaltung 8 vorgesehen, die
durch das Signal RD1 für den relevanten Zeitraum aktiv ge
schaltet ist. Aus den gleichen Gründen, wie im vorherigen
Ausführungsbeispiel beschrieben, kann der Transistor 18 im
Vergleich zu einem Schalttransistor einer Treiberschaltung
relativ klein dimensioniert werden. Es ist daher neben der
Vorladeschaltung 5 ein relativ geringer Platzbedarf für die
Halteschaltung 8 notwendig.
Fig. 5 zeigt eine Weiterbildung des erfindungsgemäßen Halb
leiterspeichers mit mehreren gleichartigen Leseverstärkern
200 bis 20n, die parallel an der Signalleitung 4 angeschlos
sen sind. In diesem Fall muß das Steuersignal C kombiniert
werden mit einer Spalten-Adreßdecodierung, um sicherzustel
len, daß nur einer der Leseverstärker 200 bis 20n aktiviert
ist. Dazu weist der Halbleiterspeicher einen Decoder 9 auf
zur Auswahl einer der Spaltenleitungen BL. Dem Decoder 9 wird
eine Adresse ADR und das Steuersignal C zugeführt. Über den
Ausgang 91 des Decoders 9 wird einer der Leseverstärker 200
bis 20n ausgewählt, koordiniert mit dem Signal an dem Ausgang
92 des Decoders 9 zur Auswahl einer der Spaltenleitungen BL.
Den jeweiligen Leseverstärkern 200 bis 20n sind entsprechend
deren Anzahl jeweilige Treiberschaltungen 300 bis 30n zuge
ordnet. Über die Ansteuerung der Leseverstärker 200 bis 20n
mittels der Signale an den Ausgängen 91 und 92 des Decoders 9
wird sichergestellt, daß nur ein Datenbit auf die Signallei
tung 4 ausgegeben wird.
Claims (11)
1. Integrierter Halbleiterspeicher mit
Speicherzellen (MC) zur Speicherung von Datensignalen (DQ),
einem Leseverstärker (2) mit einem Eingang (21) für ein Da tensignal (DQ) einer der Speicherzellen (MC) und einem Aus gang (23) für wenigstens ein Ausgangssignal (RD0),
einer Treiberschaltung (3) mit einem Ausgang (32) und einem Eingang (31), der mit dem Ausgang (23) des Leseverstärkers (2) verbunden ist, wobei die Treiberschaltung (3) nur von dem Ausgangssignal (RD0) des Leseverstärkers (2) aktivierbar oder deaktivierbar ist,
einer Signalleitung (4), die mit dem Ausgang (32) der Trei berschaltung (3) verbunden ist,
einer Vorladeschaltung (5), die mit der Signalleitung (4) verbunden ist,
einer Speicherschaltung (6) mit einem Eingang (61), der mit der Signalleitung (4) verbunden ist, und einem Ausgang (62),
einem Anschluß (7) für ein Steuersignal (C), der mit dem Leseverstärker (2), der Vorladeschaltung (5) und der Spei cherschaltung (6) verbunden ist.
Speicherzellen (MC) zur Speicherung von Datensignalen (DQ),
einem Leseverstärker (2) mit einem Eingang (21) für ein Da tensignal (DQ) einer der Speicherzellen (MC) und einem Aus gang (23) für wenigstens ein Ausgangssignal (RD0),
einer Treiberschaltung (3) mit einem Ausgang (32) und einem Eingang (31), der mit dem Ausgang (23) des Leseverstärkers (2) verbunden ist, wobei die Treiberschaltung (3) nur von dem Ausgangssignal (RD0) des Leseverstärkers (2) aktivierbar oder deaktivierbar ist,
einer Signalleitung (4), die mit dem Ausgang (32) der Trei berschaltung (3) verbunden ist,
einer Vorladeschaltung (5), die mit der Signalleitung (4) verbunden ist,
einer Speicherschaltung (6) mit einem Eingang (61), der mit der Signalleitung (4) verbunden ist, und einem Ausgang (62),
einem Anschluß (7) für ein Steuersignal (C), der mit dem Leseverstärker (2), der Vorladeschaltung (5) und der Spei cherschaltung (6) verbunden ist.
2. Integrierter Halbleiterspeicher nach Anspruch 1,
dadurch gekennzeichnet, daß
die Treiberschaltung (3) einen Transistor (13) umfaßt, dessen
gesteuerte Strecke zwischen die Signalleitung (4) und einem
Anschluß für ein erstes Versorgungspotential (V1) geschaltet
ist, und dessen Steueranschluß mit dem Eingang (31) der Trei
berschaltung (3) verbunden ist.
3. Integrierter Halbleiterspeicher nach einem der vorherge
henden Ansprüche,
dadurch gekennzeichnet, daß
die Vorladeschaltung (5) einen Transistor (15) umfaßt, dessen
gesteuerte Strecke zwischen die Signalleitung (4) und einem
Anschluß für ein zweites Versorgungspotential (V2) geschaltet
ist, und dessen Steueranschluß mit dem Anschluß (7) für das
Steuersignal (C) verbunden ist.
4. Integrierter Halbleiterspeicher nach Anspruch 3,
dadurch gekennzeichnet, daß
der Steueranschluß des Transistors (15) der Vorladeschaltung
(5) an einer logischen Verarbeitungseinheit (55) anliegt, die
mit dem Anschluß (7) für das Steuersignal (C) und mit einem
Ausgang (24) für ein weiteres Ausgangssignal (RD1) des Lese
verstärkers (2) verbunden ist.
5. Integrierter Halbleiterspeicher nach Anspruch 3,
dadurch gekennzeichnet, daß
der integrierte Halbleiterspeicher eine Halteschaltung (8)
aufweist, die einen Transistor (18) umfaßt, dessen gesteuerte
Strecke zwischen die Signalleitung (4) und dem Anschluß für
das zweite Versorgungspotential (V2) geschaltet ist, und des
sen Steueranschluß mit einem Ausgang (24) für ein weiteres
Ausgangssignal (RD1) des Leseverstärkers (2) verbunden ist.
6. Integrierter Halbleiterspeicher nach einem der vorherge
henden Ansprüche,
dadurch gekennzeichnet, daß
das Datensignal (DQ) einer der Speicherzellen (MC) einen ersten logischen Zustand (L) oder einen zweiten logischen Zu stand (H) aufweist,
ein erstes Ausgangssignal (RD0) des Leseverstärkers (2) mit einem ersten Zustand (H) das Auslesen eines Datums mit dem ersten logischen Zustand (L) durch den Leseverstärker (2) und mit einem zweiten Zustand (L) das Nicht-Auslesen eines Datums mit dem ersten logischen Zustand (L) durch den Leseverstärker (2) anzeigt,
ein zweites Ausgangssignal (RD1) des Leseverstärkers (2) mit einem ersten Zustand (H) das Auslesen eines Datums mit dem zweiten logischen Zustand (H) durch den Leseverstärker (2) und mit einem zweiten Zustand (L) das Nicht-Auslesen eines Datums mit dem zweiten logischen Zustand (H) durch den Leseverstärker (2) anzeigt.
das Datensignal (DQ) einer der Speicherzellen (MC) einen ersten logischen Zustand (L) oder einen zweiten logischen Zu stand (H) aufweist,
ein erstes Ausgangssignal (RD0) des Leseverstärkers (2) mit einem ersten Zustand (H) das Auslesen eines Datums mit dem ersten logischen Zustand (L) durch den Leseverstärker (2) und mit einem zweiten Zustand (L) das Nicht-Auslesen eines Datums mit dem ersten logischen Zustand (L) durch den Leseverstärker (2) anzeigt,
ein zweites Ausgangssignal (RD1) des Leseverstärkers (2) mit einem ersten Zustand (H) das Auslesen eines Datums mit dem zweiten logischen Zustand (H) durch den Leseverstärker (2) und mit einem zweiten Zustand (L) das Nicht-Auslesen eines Datums mit dem zweiten logischen Zustand (H) durch den Leseverstärker (2) anzeigt.
7. Integrierter Halbleiterspeicher nach einem der vorherge
henden Ansprüche,
dadurch gekennzeichnet, daß
der integrierte Halbleiterspeicher mehrere gleichartige Le severstärker (200; 20n) aufweist, wobei nur einer der Lese verstärker (200; 20n) aktiviert ist,
der integrierte Halbleiterspeicher entsprechend der Anzahl der Leseverstärker (200; 20n) jeweilige zugeordnete Treiber schaltungen (300; 30n) aufweist,
jede der Treiberschaltungen (300; 30n) mit der Signallei tung (4) verbunden ist.
der integrierte Halbleiterspeicher mehrere gleichartige Le severstärker (200; 20n) aufweist, wobei nur einer der Lese verstärker (200; 20n) aktiviert ist,
der integrierte Halbleiterspeicher entsprechend der Anzahl der Leseverstärker (200; 20n) jeweilige zugeordnete Treiber schaltungen (300; 30n) aufweist,
jede der Treiberschaltungen (300; 30n) mit der Signallei tung (4) verbunden ist.
8. Integrierter Halbleiterspeicher nach Anspruch 7,
dadurch gekennzeichnet, daß
die Speicherzellen (MC) zu Einheiten von Spaltenleitungen (BL) und Zeilenleitungen (WL) zusammengefaßt sind,
der integrierte Halbleiterspeicher einen Decoder (9) zur Auswahl einer der Spaltenleitungen (BL) aufweist,
die Leseverstärker (200; 20n) mit dem Decoder (9) verbunden sind.
die Speicherzellen (MC) zu Einheiten von Spaltenleitungen (BL) und Zeilenleitungen (WL) zusammengefaßt sind,
der integrierte Halbleiterspeicher einen Decoder (9) zur Auswahl einer der Spaltenleitungen (BL) aufweist,
die Leseverstärker (200; 20n) mit dem Decoder (9) verbunden sind.
9. Integrierter Halbleiterspeicher nach einem der vorherge
henden Ansprüche,
dadurch gekennzeichnet, daß
das Steuersignal (C) ein regelmäßiges Taktsignal ist.
10. Integrierter Halbleiterspeicher nach einem der vorherge
henden Ansprüche,
dadurch gekennzeichnet, daß
der integrierte Halbleiterspeicher als dynamischer Halblei
terspeicher ausgebildet ist.
11. Integrierter Halbleiterspeicher nach Anspruch 10,
dadurch gekennzeichnet, daß
der integrierte Halbleiterspeicher als synchroner dynamischer
Halbleiterspeicher ausgebildet ist.
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6130848A (en) * | 1997-12-10 | 2000-10-10 | Texas Instruments - Acer Incorporated | Circuit of reducing transmission delay for synchronous DRAM |
US6198682B1 (en) * | 1999-02-13 | 2001-03-06 | Integrated Device Technology, Inc. | Hierarchical dynamic memory array architecture using read amplifiers separate from bit line sense amplifiers |
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- 2001-02-05 US US09/776,950 patent/US6304491B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5703830A (en) * | 1995-08-25 | 1997-12-30 | Nec Corporation | Syncronous dynamic semiconductor memory device using pipelined multi-bit prefetch architecture |
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