DD273913A1 - METHOD AND CIRCUIT FOR DIGITAL SYNCHRONIZATION OF INPUT DATA - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur digitalen Synchronisierung von seriellen Eingabedaten, insbesondere fuer magnetische Plattenspeicher. Erfindungsgemaess werden aus den Impulsabstaenden und den Ablagen der Eingabedaten Typen von Eingabefolgen ermittelt, fuer die ein Regelwert zur Steuerung der Eingangs-Taktfrequenz jeweils unterschiedlich gebildet wird. Fig. 3The invention relates to a method and a circuit arrangement for the digital synchronization of serial input data, in particular for magnetic disk storage. According to the invention, types of input sequences are determined from the pulse intervals and the shelves of the input data, for which a control value for controlling the input clock frequency is formed differently in each case. Fig. 3

Description

Diese Synchronisierung muß auch dann zuverlässig sein, wenn die Frequenz der Eingabedaten schwankt (max. ±2% bei Hard-Disk und Floppy), die einzelnen Impulse gegen die Fenstergrenzen verschoben sind (Peak-shift, max. ±35% der Fcnstsrbreite) und wenn die Daten MFM-codieri sind, so daß Daionimpuise, mii denen synchronisiert werden kann, erst nach 2, 3 oder 4 Fensterbreiten auftreten (bei FM-Codierung 1 oder 2 Fenster).This synchronization must be reliable even if the frequency of the input data fluctuates (max ± 2% for hard disk and floppy), the individual impulses are shifted against the window boundaries (peak-shift, max ± 35% of the maximum width) and if the data are MFM-coded, so that data pulses that can be synchronized with occur only after 2, 3 or 4 window widths (with FM coding 1 or 2 windows).

Abb. 1 zeigt eine typische MFM-Datenfolge eines Hard-Disk mit den zu erwartenden Peak-shifts.Fig. 1 shows a typical MFM data sequence of a hard disk with the expected peak shifts.

Die Synchronisation eines solchen frequenzinstabilen Datenstormes wird bisher fast ausschließlich mit einer PLL-Regelschleife (Phase Locked Loop), bestehend aus Phasenvergleicher, Tiefpaß und spannungsgesteuertem Oszillator durchgeführt, (IBM Personalcomputer Hardware Reference Library 20 MB Fixed Disk Drive Adapter, March 17,1996, S. 22.The synchronization of such frequency-unstable Datenstormes is so far almost exclusively with a PLL (Phase Locked Loop), consisting of phase comparator, low pass and voltage controlled oscillator, (IBM Personal Computer Hardware Reference Library 20MB Fixed Disk Drive Adapter, March 17,1996, p 22.

Analoge PLL zur Synchronisierung der Lesedaten einer Hard-Disk. Intel iSBC 218 flexible Disk Controller, Hardware Reference Manual, Figure 5-2,1984.Analog PLL for synchronizing the read data of a hard disk. Intel iSBC 218 Flexible Disk Controller, Hardware Reference Manual, Figure 5-2,1984.

Analoge PLL zur Synchronisierung der Lesedaten eines Floppy-Disk), da damit die harten Forderungen mit relativ geringem '.ufwand zu erfüllen sind.Analogue PLL for synchronizing the read data of a floppy disk), since this means that the hard requirements must be met with relatively little effort.

Nachteile einer solchen Lösung sind:Disadvantages of such a solution are:

- analoger Schaltungsteil in einer überwiegend digitalen Eloktronik, was zu zusätzlichem Prüf- und Justieraufwand führt.- Analog circuit part in a predominantly digital Eloktronik, which leads to additional testing and adjustment.

- Es müssen engtolerierte Bauelemente eingesetzt werden. Gegenüber digitalen Schaltungen bestehen erhöhte Temperatur- und Betriebsspannungseinflüsse.- Tightly toleranced components must be used. Compared to digital circuits, there are increased temperature and operating voltage influences.

- Störungen der Regelschleife durch Peak-shifts können nicht unterdrückt werden.- Control loop disturbances due to peak shifts can not be suppressed.

- Eine Integration mit digitalen Schaltungsteilen in einem Kundenschaltkreis bereitet Probleme.- Integration with digital circuit parts in a customer circuit presents problems.

Zur Vermeidung dieser Nachteile existieren Vorschläge zur Realisierung in reiner Digitaltechnik. Ein Teil davon beruht auf dem Prinzip der Triggerung eines Fenstergenerators mit den Eingabeimpulsen.To avoid these disadvantages, there are proposals for the realization in pure digital technology. Part of it is based on the principle of triggering a window generator with the input pulses.

Diese Lösungen erfordern, daß die Peak-shifts unter ±15% der Fensterbreite liegen und sind daher nicht anwendbar (z. B.These solutions require that the peak shifts be less than ± 15% of the window width and are therefore not applicable (e.g.

DD-PS 159380, DD-PS 238475, DD-PS 244455).DD-PS 159380, DD-PS 238475, DD-PS 244455).

Andere Lösungen beruhen auf dem Prinzip der Mustererkennung (7), bzw. auf dem Versuch der Nachbildung einer analogen PI.L mit digitalen Mitteln (z. B. DE-OS 3126941). Bei der letztgenantnen technischen Lösung, die dem Erfindungsvorschlag am nächsten kommt, übernimmt ein voreinstellbarer Zähler '.'. j Funktion des spannungsgesteuerten Oszillators zur Erzeugung der Fenster. Bei jedem Eingangsimpuls wird die Phasenlage des Fenstergenerators (Zählerstand) abgefragt und daraus ein Regelwert zur Korrektur der Phasenlage gewonnen.Other solutions are based on the principle of pattern recognition (7), or on the attempt of reproducing an analog PI.L with digital means (eg DE-OS 3126941). In the last-mentioned technical solution, which comes closest to the proposed invention, takes over a presettable counter '.'. j Function of the voltage controlled oscillator for generating the windows. For each input pulse, the phase position of the window generator (counter reading) is queried and from this a control value for correcting the phase position is obtained.

Nachteile dieser Lösung sind:Disadvantages of this solution are:

- Sie ist nicht geeignet für den Einsatz bei hohen Datenraten und MFM-Codierung. Für 2% Frequenzänderung der Eingabefolge und 10 MHz Fsnsterfrequenz (Standard Hard-Disk) ist eine Zählfrequenz von mindestens 160 MHz notwendig.- It is not suitable for use at high data rates and MFM coding. For 2% frequency change of the input sequence and 10 MHz Fsnsterfrequenz (standard hard disk), a count frequency of at least 160 MHz is necessary.

- Die Phasenlage jedes Impulses wird direkt zur Regelung verwendet, so daß Peak-shifts in voller Höhe asl Störungen im Regelkreis wirksam werden.- The phase of each pulse is used directly for control, so that peak-shifts in full asl disturbances in the control loop are effective.

- Der Regelalgorithmus sieht eine Grobeinstellung der Frequenz in Vi6-Stufen (6,25%) während der Präambel vor. Bei der folgenden Datenübertragung werden diese Frequenz beibehalten und nur noch eine Feinregelung über die Phase durchgeführt. Da damit nur Frequenzabweichungen von 1,5% zulässig sind, ist die Schaltung in der angegebenen Form nicht si Tivoli, sondern muß für höhere Auflösungen geändert werden.The control algorithm provides a coarse adjustment of the frequency in Vi6 steps (6.25%) during the preamble. In the following data transmission, this frequency is maintained and only a fine control over the phase is performed. Since only frequency deviations of 1.5% are permissible, the circuit in the specified form is not si Tivoli, but must be changed for higher resolutions.

Ziel der ErfindungObject of the invention

Ziel der Erfindung ist die Verringerung des Herstellungs- und Piüfaufwandes, die Erhönung der Störsicherheit der Dateneingabe sowie die Vorbesserung des Regelverhaltens bei der Synchronisierung.The aim of the invention is to reduce the manufacturing and Piüfaufwandes, the enhancement of interference immunity of data input and the improvement of the control behavior in the synchronization.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

DerErfindung liegt die Aufgabezugrunde, mit möglichsteinfachen Mitteln eine integrationsfähige unc L-:h für hohe Datenra.'.m geeignete rein digitale Synchronisierung der Eingangsdaten mit einer Leistungsfähigkeit von mindestens 1,5% Frequenzänderung bei ±35% Peak-shift zu schaffen.It is the object of the invention to provide by means of the most possible means an integrable and fully digital synchronization of the input data with a performance of at least 1.5% frequency change at ± 35% peak-shift.

Erfindungsgemäß wird diese Aufgabe bei einem Verfahren zur digitalen Synchronisierung von seriellen Eingabedaten, dadurch gelöst, daß die ermittelte Ablage jedes Datenimpulses sowie die Abstände der Datenimpulse für die Dauer von mindestens zwei Datenimpulsen ermittelt und gespeichert werden und daß aus den gespeicherten Ablagen und Abständen der Datenimpi ''se ein Regelwert zur Steuerung der Taktfrequenz erzeugt wird, indem bei gleichen Abständen aufeinanderfolgender DatenimpuLa die Ablage eines mittleren Datenimpulses direkt als Regelwert verwendet wird, indem bei symmetrischen Folgen aufeinanderfolgender Datenimpulse, die Peak-shift gleicher Größe und unterschiedlichen Vorzeichens aufweisen, als Regelgröße die Summe der vorzeichenbehafteten Ablagen gebildet wird und indem bei asymmetrischen Folgen aufeinanderfolgender Datenimpulse ein Regelwert aus vorhergehenden Frequenzabweichungen gebildet wird. Gemäß der Erfindung wird die Aufgabe bei einer Schaltungsanordnung zur digitalen Synchronisierung von seriellen Eingabedaten, insbesondere für magnetische Plattenspeicher mit einem digital steuerbaren Frequenzgenerator für die Taktfrequenz der Dateneingabe, dadurch gelöst, daß der Frequerizgenerator an den Eingang einer von der Eingangsfrequenz der Datenimpulse getakteten Pipeline-Anordnung, bestehend aus zwei Pufferregistern für die Ablagen der Datenimpulse sowie aus zwei Pufferregistern für Regelwerte, angeschlossen ist, daß die Ausgänge des Pufferregistors für die erste Ablage mit ersten Eingängen eines Adders verbunden sind, dessen Ausgänge auf einen Teil der Adreß-Eingänge eines ersten Festwertspeichers geführt sind, dessen Datenausgänge mit dem Pufferregister für den ersten Regelwert in Ve. bindung stehe, daß die Ausgänge des Pufferregisters für die zweite Ablage mit den zweiten Eingängen des Adders sowie mit einem Teil der Adreß-Eingänge eines zweiten Festwertspeichers in Verbindung stehen, dessen Datenausgänge mit dem Puffer register für den zweiten Regelwert gekoppelt sind, daß die Ausgänge der beiden Pufferregister für die Regelwerte über einen Multiplexer mit einemAccording to the invention this object is achieved in a method for digital synchronization of serial input data, characterized in that the determined storage of each data pulse and the distances of the data pulses for the duration of at least two data pulses are determined and stored and that from the stored shelves and intervals of Datenimpi ' 's a control value for controlling the clock frequency is generated by at equal intervals of successive DatenimpuLa the storage of an average data pulse is used directly as a control value by symmetric sequences of successive data pulses having peak shift of the same size and different sign, as a control variable the sum is formed of the signed shelves and in asymmetric sequences of successive data pulses, a control value from previous frequency deviations is formed. According to the invention, the object in a circuit arrangement for the digital synchronization of serial input data, in particular for magnetic disk memories with a digitally controllable frequency generator for the clock frequency of the data input, is achieved in that the Frequerizgenerator to the input of a clocked from the input frequency of the data pulses pipeline arrangement consisting of two buffer registers for the storage of the data pulses and two buffer registers for control values, is connected, that the outputs of the buffer memory for the first storage are connected to first inputs of an adder whose outputs are fed to a part of the address inputs of a first read-only memory whose data outputs with the buffer register for the first control value in Ve. bindung that the outputs of the buffer register for the second storage are connected to the second inputs of the adder as well as a part of the address inputs of a second read-only memory whose data outputs are coupled to the buffer register for the second control value that the outputs of the two buffer registers for the control values via a multiplexer with a

Korrekturspeicher zur Steuerung des Frequenzgenerators in Verbindung stehen, daß die Ausgänge des Korrekturspeichers außerdem mit ersten Eingängen einer ZäMlogik zur Zählerwerthfigrenzung eines Zählers sowie mit einem Teil der Adreß-Eingänge der beiden Festwertspeicher verbunden sind, daß der Zähler ausgangsseitig mit weieren Eingängen des Multiplexers, mit einer dem Vorzeichen des Zählerstandes vom Zähler entsprechenden Adreßleitung des Korrekturspeichers und mit weiteren Eingängen der Zähllogik in Verbindung steht, daß ein zweiter Zähler zur Ermittlung des Abstandes zwischen zwei Datenimpulsen mit seinem Zähleingang auf den Ausgang des Frequenzgenerators, mit einem Stelleingang auf den Eingang für die Datenimpulse und mit seinem Ausgang auf ein von der Eingangsfrequenz der Datenimpulse getakteten Schieberegister zur Erkennung des Typs der Eingabefolge der Datenimpulse geführt ist, daß die Ausgänge des Schieberegisters mit den Steuereingängen des Multiplexers und mit dem Korrekturspeicher in Verbindung stehen und daß eine mit den Ausgänge des Korrekturspeichers verknüpfte Steuerschaltung zur Auswahl des Steuerzeitpunktes für den Frequenzgenerator vorgesehen ist. Der Regelwert wird nicht allein aus der Ablage des aktuellen bzw. vorhergehenden Datenimpulses gewonnen, sondern die Ablagen und die Abstände mindestens zweier aufeinanderfolgender Datenimpulse werden zwischengespeichert (Pipeline-Anordnung bzw. Schieberegister). Gemäß diesen jeweils zwischengespeicherten Werten wird zur Steuerung der Eingangstaktfrequenz bei jedem eingehenden Datenimpuls jeweils der Regelwert in Abhängigkeit des Typs jeder ermittelten Eingabefolge, repräsentiert durch die Abstände der Datenimpulse (lang oder kurz), unterschiedlich gebildet. Bei Eingabefolgen vom Typ „kurz-kurz" oder „lang-lang" dient die Abweichung des vorletzten Datenimpulses als Regelwert. Bei symmetrischen Eingabefolgen, wie Typ „kurz-lang-kurz" oder „lang-kurz-lang" wird der Regelwert aus der vorzeichenbehafteten Summe der Abweichungen der beiden vorhergehenden Datenimpulse gebildet. Bei allen anderen Eingabefolgen wird der Regelwert aus der Summe einer Anzahl vorangegangener Korrekturen gebildet, d. h., es wird mit der mittleren Frequenzabweichung geregelt (Peak-shift des mittleren Datenimpulses bleibt unberücksichtigt).Correction memory for controlling the frequency generator are connected in that the outputs of the correction memory are also connected to first inputs of ZäMlogik for Zählwerthfigrenzung a counter and to a part of the address inputs of the two read-only memory, that the counter on the output side with wegener inputs of the multiplexer, with a the sign of the count from the counter corresponding address line of the correction memory and with other inputs of the counting logic is in communication that a second counter for determining the distance between two data pulses with its counting input to the output of the frequency generator, with a control input to the input for the data pulses and is guided with its output to a clocked by the input frequency of the data pulses shift register for detecting the type of input sequence of the data pulses that the outputs of the shift register to the control inputs of the multiplexer and associated with the correction memory, and that a control circuit associated with the outputs of the correction memory is provided for selecting the timing for the frequency generator. The control value is not obtained solely from the storage of the current or previous data pulse, but the shelves and the distances of at least two successive data pulses are cached (pipeline arrangement or shift register). In accordance with these respectively buffered values, in order to control the input clock frequency for each incoming data pulse, the control value is formed differently depending on the type of each input sequence determined, represented by the intervals of the data pulses (long or short). For input sequences of the "short-short" or "long-long" type, the deviation of the penultimate data pulse serves as a control value. For symmetrical input sequences, such as "short-long-short" or "long-short-long", the control value is formed from the signed sum of the deviations of the two preceding data pulses. For all other input sequences, the control value is formed from the sum of a number of previous corrections, i. h., it is controlled by the mean frequency deviation (peak-shift of the average data pulse is disregarded).

Ausführungsbeispielembodiment

Die Erfindung soll nachstehend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert werden. Es zeigen:The invention will be explained in more detail below with reference to an embodiment shown in the drawing. Show it:

Fig. 1: Folge von Eingangsdaten mit symbolischer Peak-shift-Darstellung zur TaktfrequenzFig. 1: Sequence of input data with symbolic peak-shift representation to the clock frequency

Fig. 2: schematische Darstellung der Typen von Eingabefolgen und der Bildung der RegelwerteFig. 2: schematic representation of the types of input sequences and the formation of the control values

Fig.3: Schaltungsanordnung zur Synchronisierung der Eingabedaten3 shows a circuit arrangement for synchronizing the input data

Fig.4: Impulsdiagramm gemäß Figur 3FIG. 4: Pulse diagram according to FIG. 3

Fig. 5: Korrekturtabelle des Korrekturspei-.hers.5: Correction table of the correction memory.

In Figur 1 ist die Eingabe-Datenfolge mit zu erwartenden Peak-shifts relativ zur Taktfrequenz dargestellt.FIG. 1 shows the input data sequence with expected peak shifts relative to the clock frequency.

l·= Eingabeimpuls mit Peak-shift nach rechtsl · = input pulse with peak shift to the right

·= Eingabeimpuls mit Peak-shift nach links · = Input pulse with peak shift to the left

In Abhängigkeit von der Eingabe-Datenfolge, repräsentiert durch die Abstandskennzeichnen N 3, N 2, N1, welche die WerteOfür kurz (K = 2 Rasterabstände) und 1 für lang (L = 3 oder 4 Rasterabstände) besitzen können, wird der Reg si wert unterschiedlich ermittelt (vgl. Fig. 2), wobei N, A und R folgende Bedeutung besitzen:Depending on the input data sequence represented by the distance labels N 3, N 2, N 1, which may have the values of O for short (K = 2 pitches) and 1 for long (L = 3 or 4 pitches), the reg si value determined differently (see Fig. 2), wherein N, A and R have the following meaning:

N1, N2, N3 = Kennzeichen für'mpulsabstand, 0 = kurz = K, 1 = lang = LN1, N2, N3 = characteristic for pulse distance, 0 = short = K, 1 = long = L

A1,A2,A3 = Abweichung vo ι der SollphaseA1, A2, A3 = deviation vo ι the target phase

R1,R2, R3 = Regelwerte für Korrekturzeitpunkt KORR1, R2, R3 = control values for correction time KOR

- Bei den Eingabefolgen KK oder '.L ist der Regelwert (R 1) die Abweichung A 2 des vorletzten Impulses, da an diesem kein Peak-shift auftritt.- For the input sequences KK or '.L, the control value (R 1) is the deviation A 2 of the penultimate pulse, since no peak shift occurs at this point.

- Bei den Eingabefolgen KLK oder LKL wird als Regelwert (R 2) die Summe A1 + A2 der Abweichungen der beiden vorangegangenen Impulse verwendet, da an diesen entgegengesetzte, gleichgroße Peak-shifts auftreten.In the case of the input sequences KLK or LKL, the sum A1 + A2 of the deviations of the two preceding pulses is used as the control value (R 2) since opposite, equal-sized peak shifts occur there.

Die Werte A1, A2 sind vorzeichenbehaftete Abweichungen der Impulse gegenüber der Fenstermitte.The values A1, A2 are signed deviations of the pulses from the window center.

- Bei den unsymmetrischen Fingabefolgen K K L und L L K kann kein korrekter Regelwert gemessen werden. In diesem PaIIe wird der Regelwert (R 3) aus der Summe einer Anzahl vorangegangener Korrekturen gebildet, d. h., es wird mit der mittleren Frequenzabweichung gere<. ilt und der Peak-shift voii A2 bleibt unberücksichtigt.- For the unbalanced finger sequences K K L and L L K no correct control value can be measured. In this example, the control value (R 3) is formed from the sum of a number of previous corrections, i. that is, it is done with the mean frequency deviation. ilt and the peak shift voii A2 is disregarded.

Aus dem Regelwert wird unter Berücksichtigung des Vorzeichens der mittleren Frequenzabweichung (ZC) und der Zeit seit der letzten Regelung (N3) ein Korrekturwert zur Steuerung der Phasenlage dei Taktfrequenz gebildet.Taking into account the sign of the mean frequency deviation (ZC) and the time since the last control (N3), a correction value for controlling the phase position of the clock frequency is formed from the control value.

Abb. 5 zeigt die dafür verwendete Tabelle.Fig. 5 shows the table used for this.

In Figur 4 ist eine Schaltungsanordnung zur Synchronisierung der Eingabedaten dargestellt.FIG. 4 shows a circuit arrangement for synchronizing the input data.

Eine lOstellige Verzögerungskette 1, deren letzte fünf Abgriffe über einen Multiplexer 2 auf ihren Eingang rückgekoppelt sind, bildet einen digital steuerbaren Frequenzgenerator 3. Die Phasenlage kann dabei um ±'/io oder ±²/io der Periodendauer gesteuert werden. Die weitere Elektronik stellt eine Pipe-Iine-Anordnung 4 dar, bestehend aus zwei Pufferregistern 5,6 für die erste und zweite Ablage aus zwei Pufferregistern 7,8 für die Regelwerte sowie aus nachfolgend genannten Stufen. E. η Wandler 9 erzeugt aus der Phasenlage vorstellige Dualzahlen, welche die Abweichung des Datenimpulses s^genübf r der Fenstermitte darstellen.A 10-digit delay chain 1 whose last five taps are fed back to its input via a multiplexer 2 forms a digitally controllable frequency generator 3. The phase position can be controlled by ± 10 or ± ² times the period duration. The further electronics constitute a pipe line arrangement 4, consisting of two buffer registers 5, 6 for the first and second filing of two buffer registers 7, 8 for the control values and of the steps mentioned below. E. η converter 9 generates from the phase position imaginary binary numbers, which represent the deviation of the data pulse s ^ genübf r the window center.

Über einen Adder 10 und zwei PROM's 11,12 werden aus den Abweichungen A1 und A2 sowie den gerade wirkenden Korrekturwerten Regelwerte R1 und R2 gebildet und in die Pufferregister 7,8 eingeschrieben. Der Regel.vert R3 für die Eingabefolgen vom Typ K-K-L und L-L-K wird von einem Zähler 13 bereitgestellt, dessen Inhalt ein Maß für die mittlere Frequenzabweichung ist. Eine dom Zähler 14 vorgeschaltete Zähllogik 14 erzeugt aus dem Vorzeichen der Korrekturen Vor- bzw. Rückwärts-Zählimpulse und begrenzt den Zählerstand auf die Extremwerte. Zur Erkennung des durch die Abstände des einlaufenden Datenimpulses gekennzeichneten Typs der Eingabefolge (vergl. Fig.2l) zählt ein 2-Bit-Zähler 15 die Schiebekettenimpulse des Frequenzgenerators 3 zwischen zwei Eingabeimpulsen, die an einem Eingang E anliegen und die auch die Pipe-Iine-Anordnung 4 takten, und setzt ein Flipflop 16, wenn mehr als zwei Perioden c'er SchiebekettenimpulseVia an adder 10 and two PROMs 11, 12, control values R1 and R2 are formed from the deviations A1 and A2 as well as the correction values currently acting and are written into the buffer registers 7, 8. The rule Rvert R3 for the input sequences of the K-K-L and L-L-K type is provided by a counter 13 whose content is a measure of the mean frequency deviation. A dom counter 14 upstream counting logic 14 generates from the sign of the corrections forward and backward counts and limits the count to the extreme values. To detect the type of input sequence (see Fig. 21) characterized by the intervals of the incoming data pulse, a 2-bit counter 15 counts the shift chain pulses of the frequency generator 3 between two input pulses applied to an input E and also to the pipe line 4 clocks, and sets a flip-flop 16 when more than two periods c'er shift chain pulses

zwischen zwei Eingabeimpulsen auftreten. Mit jedem Eingabeimpuls werden der Ausgangswert des Flipflops 16 in ein Schieberegister 17 übernommen und gleichzeitig der Zähler 15 und das Flipflop 16 rückgesetzt. Das Schieberegister 17 erhält dadurch einen Wert, der den Typ der jeweiligen Eingabefolge repräsentiert und der ?'ir Auswahl des zu diesem Typ erforderlichen Regelwertes an die Steuereingänge einoa Multiplexers 18 gelegt wird.occur between two input pulses. With each input pulse, the output value of the flip-flop 16 are transferred to a shift register 17 and at the same time the counter 15 and the flip-flop 16 are reset. The shift register 17 is thereby given a value representing the type of the respective input sequence and the selection of the control value required for this type is applied to the control inputs of a multiplexer 18.

Auf die drei Eingangsgruppen des Multiplexes 18 sind die Ausgänge der Pufferregister 7,8 sowie des Zählers 13 geführt. Ein Korrekturspeicher 24, der vom Multiplexer 18, vom Schieberegister 17 und vom Zähler 13 angesteuert wird und dessen Korrekturtabelle in Fig. 5 gezeigt wird, erzeugt aus dem ausgewählten Regelwert, dem Vorzeichen der Frequenzabweichung ZC und dem Abstand seit der letzten Regelung N 3 einen Korrekturwert für den Frequenzgenerator 3. T'eserwird über das Gatter-Array 23 für eine Periode an den Multiplexer 2 gelegt. Außerdem gelangt dieser Wert über die Zähllogik 14 auf den Zähler 13 und als Vorhaltewert an die PROM's 11,12 zur Ermittlung der nächsten Regelabweichung.The outputs of the buffer registers 7, 8 and of the counter 13 are routed to the three input groups of the multiplex 18. A correction memory 24 driven by the multiplexer 18, the shift register 17 and the counter 13 and whose correction table is shown in Fig. 5, generates a correction value from the selected control value, the sign of the frequency deviation ZC and the distance since the last control N 3 for the frequency generator 3. T'eser is applied to the multiplexer 2 via the gate array 23 for one period. In addition, this value passes via the counting logic 14 to the counter 13 and as a reserve value to the PROMs 11,12 to determine the next control deviation.

Eine Schiebekette 19, bestehend aus drei Flipflops 20,21,22, dient zur Erzeugung des Steuersignals für das Gatter-Array 23. Fin. zeigt die Zeitabläufe in dieser Schaltung. Das Flipflop 20 wird mit jedem Eingabeimpuls gesetzt und mit Einschalten von Flipflop 22 rückgesetzt. Die Flipflops 21, 22 werden über die EX-OR-Galter 26 mit beiden Flanken des Frequenzgenerators 3 getaktet. Damit ist sichergestellt, daß der Multiplexer 1 das Korrektursignal des Korrekturspeichers 19 für genau eine Periode erhält und die Korrektur vor dem nächsten Eingabeimpuls beendet ist. Ein Zähler 25 ist ein 1:2-Tei!er, der aus der Rasterfrequenz den Eingabetakt erzeugt. Die in Figur 3 in Klammern gesetzten Ziffern belegen jeweils die Anzal von Einzelleitungen.A shift chain 19, consisting of three flip-flops 20,21,22, is used to generate the control signal for the gate array 23. Fin. Shows the timings in this circuit. The flip-flop 20 is set with each input pulse and reset by turning on flip-flop 22. The flip-flops 21, 22 are clocked via the EX-OR Galter 26 with two edges of the frequency generator 3. This ensures that the multiplexer 1 receives the correction signal of the correction memory 19 for exactly one period and the correction is completed before the next input pulse. A counter 25 is a 1: 2 divider that generates the input clock from the screen frequency. The numbers in brackets in FIG. 3 each indicate the number of individual lines.

Claims (3)

1. Verfahren zur digitalen Synchronisierung von seriellen Eingabedaten, insbesondere für magnetische Plattenspeicher, bei dem die Ablage der Datenimpulse zur Steuerung der Taktfrequenz ermittelt wird, gekennzeichnet dadurch, daß die ermittelte Ablage jedes Datenimpulses sowie die Abstände der Datenimpulse für die Dauer von mindestens zwei Datenimpulsen gespeichert werden und daß aus den gespeicherten Ablagen und Abständen der Datenimpuls ein Regelwert zur Steuerung der Taktfrequenz erzeugt wird, indem bei gleichen Abständen aufeinanderfolgender Datenimpulse die Ablage eines mittleren Datenimpulses direkt als Regelwert verwendet wird, indem bei symmetrischen Folgen aufeinanderfolgender Datenimpulse, die Peak-shift gleicher Größe und unterschiedlichen Vorzeichens aufweisen, als Regelgröße die Summe der vorzeichenbehafteten Ablagen gebildet wird und indem bei asymmetrischen Folgen aufeinanderfolgender Datenimpulse ein Regelwert aus vorhergehenden Frequenzabweichungen gebildet wird.1. A method for digital synchronization of serial input data, in particular for magnetic disk storage, in which the storage of the data pulses for controlling the clock frequency is determined, characterized in that the determined storage of each data pulse and the intervals of the data pulses stored for the duration of at least two data pulses and that from the stored shelves and intervals of the data pulse, a control value for controlling the clock frequency is generated by at equal intervals of successive data pulses, the storage of an average data pulse is used directly as a control value by symmetrical sequences of successive data pulses, the peak shift the same size and have different sign, as the control variable, the sum of the signed shelves is formed and formed in asymmetric sequences of successive data pulses, a control value from previous frequency deviations w ill. 2. Schaltungsanordnung zur digitalen Synchronisierung von seriellen Eingabedaten, insbesondere für magnetische Plattenspeicher mit einem digital steuerbaren Frequenzgenerator für die Taktfrequenz der Dateneingabe, gekennzeichnet dadurch, daß der Frequenzgenerator an den Eingang einer von der Eingangsfrequenz der Datenimpulse geUikteten Pipeline-Anordnung, bestehend aus zwei Pufferregistern für die Ablagen der Datenimpulse sowie aus zwei Pufferregistern für Regelwerte, angeschlossen ist, daß die Ausgänge des Pufferregisters für die erste Ablage mit ersten Eingängen eines Adders verbunden sind, dessen Ausgänge auf einen Teil der Adreß-Eingänge eines ersten Festwertspeichers geführt sind, dessen Datenausgänge mit dem Pufferregister für den ersten Regelwert in Verbindung stehen, daß die Ausgänge des Pufferregisters für die zweite Ablage mit den zweiten Eingängen des Adders sowie mit einem Teil der Adreß-Eingänge eines zweiten Festwertspeichers in Verbindung stehen, dessen Datenausgänge mit dem Pufferregister für den zweiten Regelwert gekoppelt sind, daß die Ausgänge der beiden Pufferregister für die Regelwerte über einen Multiplexer :nit einem Korrekturspeicher zur Steuerung de°, Frequenzgenerators in Verbindung stehen, daß die Ausgänge des Korrekturspeichers außerdem mit ersten Eingängen einer Zähllogik zur Zählerwertbegrenzung eines Zählers sowie mit einem Teil der Adreß-Eingänge der beiden Festwertspeicher verbunden sind, daß der Zähler ausgangsseitig mit weiteren Eingängen des Multiplexers, mit einer dem Vci zeichen des Zählerstandes vom Zähler entsprechenden Adreßleitung des Korrekturspöichers und mit weiteren Eingängen der Zähllogik in Verbindung steht, daß ein zweiter Zähler zur Ermittlung des Abstandes zwischen zwei Datenimpulsen mit seinem Zähleingang auf den Ausgang des Frequenzgenerators, mit einem Stelleingang auf den Eingang für die Datenimpulse und mit seinem Ausgang auf ein von· der Eingangsfrequenz der Datenimpulse getaktetes Schieberegister zur Erkennung des Typs der Eingabefolge der Datenimpulse geführt ist, daß die Ausgänge des Schieberegisters mit den Steuereingängen des Multiplexers und mit dem Korrekturspeicher in Verbindung stehen und daß eine mit den Ausgängen des Korrekturspeichers verknüpfte Steuerschaltung zur Auswahl des Steuerzeitpunktes für den Frequenzgenerator vorgesehen ist.2. Circuit arrangement for the digital synchronization of serial input data, in particular for magnetic disk storage with a digitally controllable frequency generator for the clock frequency of the data input, characterized in that the frequency generator to the input of a geUikteten of the input frequency of the data pulses pipeline arrangement consisting of two buffer registers for the latches of the data pulses and two buffer registers for control values, is connected, that the outputs of the buffer register for the first tray are connected to first inputs of an adder whose outputs are routed to a part of the address inputs of a first read-only memory whose data outputs with the Buffer registers for the first control value are associated in that the outputs of the buffer register for the second storage with the second inputs of the adder and with a part of the address inputs of a second read-only memory are in communication, the sen outputs are coupled to the buffer register for the second control value that the outputs of the two buffer registers for the control values via a multiplexer: nit a correction memory for de °, frequency generator in connection that the outputs of the correction memory also with first inputs of a counting logic for Zählwertbegrenzung a counter and are connected to a part of the address inputs of the two read-only memory, that the counter is on the output side with other inputs of the multiplexer, with a Vci sign of the count from the counter corresponding address line of the correction register and other inputs of the count logic in connection that a second counter for determining the distance between two data pulses with its counting input to the output of the frequency generator, with an actuating input to the input for the data pulses and with its output to one of · the input frequency of the D atenimpulse clocked shift register for detecting the type of the input sequence of the data pulses is performed, that the outputs of the shift register with the control inputs of the multiplexer and the correction memory are in communication and that associated with the outputs of the correction memory control circuit is provided for selecting the timing for the frequency generator , HierzuFor this 3 Seiten Zeichnungen3 pages drawings Anwendungsgebiet der ErfindungField of application of the invention Die Erfindung dient zur Synchronisierung eines Eingangstaktes mit einem seriellen Dateneingangsstrom und kann bei allen seriellen Interfaces, speziell aber bei Hard-Disk-und Floppy-Controllern eingesetzt werden. Derartige Controller werden bei allen Mücrorechneranwendungen, dis einen externen Speicher fordern, benötigt.The invention serves to synchronize an input clock with a serial data input stream and can be used with all serial interfaces, but especially with hard disk and floppy controllers. Such controllers are needed in all monitor computer applications that require external memory. Charakteristik des bekannten Standes der TechnikCharacteristic of the known state of the art Beim Empfang von seriellen Datenströmen, insbesondere bei magnetomotonschen Speichern, wie Floppy- und Hard-Disk, besteht das Problem, einen Eingabetaktgenerator mit dem Datenstrom so zu synchro .isieren, daß die einzelnen Impulse des Datenstroms möglichst in der Mitte der L- bzw. O-Phase des Eingabetaktes (Takt- bzw. Datenfenster) liegen und so sicher als Taktbzw. Datenimpulse zu erkennen sind.When receiving serial data streams, especially in Magnetomotonschen memories, such as floppy and hard disk, there is the problem, an input clock generator with the data stream so synchro. To synchronize that the individual pulses of the data stream as possible in the middle of L- or O. Phase of the input clock (clock or data window) are as safe as Taktbzw. Data pulses are to be recognized.