DD158078A1 - METHOD FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT OF A UNSYMMETRIC DMOS TRANSISTOR - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung eines unsymmetrischen DMOS-Transistors mit selbstjustierenden Gatestrukturen. Es ist Ziel der Erfindung, Halbleiterbauelemente auf der Grundlage des bekannten DMOS-Prinzips mit besseren Gebrauchswerteigenschaften, wie hohe Steilheit, hohe Grenzfrequenz und verringerten technologischen Aufwand, wie Anzahl der Prozessschritte, hohe Ausbeute herzustellen. Die Aufgabe wird erfindungsgemaess dadurch geloest, dass eine erste Fotolackmaske A der Strukturierung aller Gatestege und benoetigten Polysilizium-Strukturen dient und eine zweite Fotolackmaske B auf die nicht entfernte erste Fotolackmaske A so positioniert wird, dass vorzugsweise nur die drainseitige Haelfte 8 des Gatesteges der DMOS-Transistoren bedeckt wird. Dabei sind nur die DMOS-Source-Gebiete 11 geoeffnet und alle uebrigen Scheibenbereiche mit der genannten zweiten Lackmaske B gegen die Kanalvorbelegung fuer den DMOS-Transistor geschuetzt. Die Anwendung der Erfindung erfolgt in der Halbleiterfertigung, speziell in der p-Kanal und n-Kanal Silizium-Tor-Technologie.The invention relates to a method for producing a semiconductor device of a single-ended DMOS transistor with self-aligned gate structures. It is an object of the invention to produce semiconductor devices based on the known DMOS principle with better use value properties, such as high steepness, high cutoff frequency and reduced technological complexity, such as number of process steps, high yield. The object is achieved according to the invention in that a first photoresist mask A is used for structuring all gate webs and required polysilicon structures, and a second photoresist mask B is positioned on the not removed first photoresist mask A such that preferably only the drain-side halves 8 of the gate web of the DMOS Transistors is covered. In this case, only the DMOS source areas 11 are opened and all other areas of the pane with the aforementioned second resist mask B are protected against the channel pre-assignment for the DMOS transistor. The application of the invention is in semiconductor manufacturing, especially in p-channel and n-channel silicon gate technology.

Description

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Titel der ErfindungTitle of the invention

Verfahren zur Herstellung einer Halbleiteranordnung eines unsymmetrischen DMOS-Trans istorsProcess for the preparation of a semiconductor device of a single-ended DMOS trans tor

Anwendungsgebiet? der ErfindungField of use? the invention

Die Erfindung betrifft spezielle Verfahrensschritte bei der Herstellung von MIS-Bauelementen mit selbstjustier'enden Gatestrukturen· Dabei gilt als Anwendungsgebiet der auf der Grundlage des Doppel-Diffusionsprinzips hergestellte DMOS-Transistor, insbesondere dessen Einsatz als integriertes Bauelement. Der DMOS-Transistor ist im Bestreben um verbesserte dynamische Transistorparameter auf Grund seiner im Verhältnis zu bestehenden Lösungen, reduzierten effektiven Kanallähge überall dort einsotzbar, wo kurze Schaltzeiten und somit hohe SignalVerarbeitungsgeschwindigkeiten gefordert werden_o The invention relates to special process steps in the production of MIS devices with selbstjustier'enden gate structures · It is considered as an application of the DMOS transistor produced on the basis of the double-diffusion principle, in particular its use as an integrated component. The DMOS transistor is in the pursuit of improved dynamic transistor parameters because of its relative to existing solutions, reduced effective Kanalallähge everywhere einotzbar where short switching times and thus high signal processing speeds are required _o

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Es ist bekanntj daß die Integration des DMOS-Prinzips in Verbindung mit der Silizium-Tor-Technik sich sehr vorteilhaft für Schaltkreiskonzepte erweist· Aus dem kurzen effektiven Kanal mit" "^eff ^ca* ^/^um resultieren die wesentlichen Vorteile des DMOS-Prinzips wie Flächeneinsparung und hohe SignalVerarbeitungsgeschwindigkeit.It is known that the integration of the DMOS principle in conjunction with the silicon gate technique proves to be very advantageous for circuit concepts. From the short effective channel with "" ^ eff ^ca * ^ / ^um , the essential advantages of the DMOS principle such as Space savings and high signal processing speed.

Es entstehen für die Anwendung des DMOS-Prinzips in der Silizium-Tor-Technik für den unsymmetrischen DMOS-Transistor folgende prinzipielle Zusatzforderungen: 'MThe following principal additional requirements arise for the application of the DMOS principle in the silicon gate technique for the asymmetrical DMOS transistor: 'M

- Erzeugung eines- kurzen ausdiffudierten Kanals in Nachbarschaft des sourceseitigen PN-Übergangs," beiGeneration of a short out-diffused channel in the neighborhood of the source-side PN junction

- Anwendung einer zusätzlichen fotochemischen Ebene.- Application of an additional photochemical level.

Zur Erzeugung des Kurzkanals ist es notwendig, eine entsprechende Vorbelegungsmenge in das Source-Gebiet des DMCS-Trans istors einzubringen. Dabei müssen alle anderen Gebiete durch eine Schutzschicht abgedeckt werden. Danach erfolgt u« U. ein Diffusionsschritt, um im Zusammenhang mit' der Source/Drain-Diffusion das angestrebte Dotierungsprofil im Raum zwischen Source und Drain zu gestalten.To generate the short channel, it is necessary to introduce a corresponding pre-emptying amount into the source region of the DMCS trans istors. All other areas must be covered by a protective layer. This is followed by a diffusion step in order to design the desired doping profile in the space between source and drain in connection with the source / drain diffusion.

Es ist bereits vorgeschlagen· worden, die selektive Vorbelegung der DMOS-Source-Gebiete durch Anwendung einer Zweischrittstrukturierung durchzuführen, wobei eine erste Ebene der öffnung· der Sourcefenster der DMOS-Transistoren und die noch zusammenhängende Polysilizium-Schicht durch Fotolack als Implantationsmaske geschützt wird. Eine zweite Ebene dient nach der Kanalvorbelegung der Erzeugung der Drainkante der DMOS-Transistoren und der anderen Strukturen im Polysilizium.It has already been proposed to perform the selective pre-emption of the DMOS source regions by using a two-step structuring, wherein a first level of the opening of the source window of the DMOS transistors and the remaining polysilicon layer is protected by photoresist as implantation mask. A second level is used after the channel pre-emption of the generation of the drain edge of the DMOS transistors and the other structures in the polysilicon.

nachteilig hängt die Reproduzierbarkeit des Source/Drain-Abstandes von der Positioniergenauigkeit der genannten Ebenen zueinander ab. adversely, the reproducibility of the source / drain distance depends on the positioning accuracy of said planes from each other.

Nach US-PS 3883372 ist eine Einschrittstrukturierung bekannt, wobei das Polysilizium über eine dickere CVD-SiO₂ Hilfsschicht bzw. nach IEEE Journ. of SC 11 (1976) 4, 443-452 über eine SiO₂ZSi₃N₄ Hilfsschichtkombination geätzt wird. Das Draingebiet ist dabei von einer Oxidschicht bzw. einer Fotolackmaske zum Zeitpunkt der Vorbelegung gegen einen Dotandeneinbau geschützt» Die Erzeugung der dickeren Hilfsschichten bzw. Hilfsschichtkombinationen stellen in jedem Falle für den DMOS-Prozeß technologischen Mehraufwand dar. Weiterhin ergeben sich für den Gateraum des Transistorszusätzliche thermische und mechanische Belastungen und die Ätzung genannter Schichten führt zu einem insgesamt risikobehafteten Prozeß durch, z. B₀ Unter.ätzung der Gates, besonders bei der·Entfernung·der Hilf©masken, Entstehen einer Tannenbaumstruktur, schlechter Schwellspannungskontrolle u. a.According to US-PS 3883372 a one-step structuring is known, wherein the polysilicon via a thicker CVD-SiO ₂ auxiliary layer or according to IEEE Journ. of SC 11 (1976) 4, 443-452 via an SiO ₂ ZSi ₃ N ₄ auxiliary layer combination is etched. In this case, the generation of the thicker auxiliary layers or auxiliary layer combinations represents additional technological expense for the DMOS process and mechanical stresses and the etching of said layers leads to an overall risky process, z. B ₀ Sub etching of the gates, especially in the removal of the auxiliary mask, development of a fir-tree structure, poor threshold voltage control and others

Ziel der Erfindung .Object of the invention.

Ziel der Erfindung ist ein ökonomischeres Verfahren gegenüber bestehender Lösungen durch Ausnutzung von standardmäßig vorhandenen Materialien. Dabei werden die Nachteile teurer und zeitaufwendiger CVD-Prozesse sowie die Unsicherheiten der Justierung zweier Ebenen zueinander umgangen.The aim of the invention is a more economical method over existing solutions by utilizing standard materials. The disadvantages of expensive and time-consuming CVD processes as well as the uncertainties of the adjustment of two levels to each other are avoided.

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Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiteranordnung eines unsymmetrischen DMOS-Transistors mit minimaler Anzahl von Verfahrensschritten unter Verwendung bekannter Verfahrenstechnologien zu schaffen.The invention has for its object to provide a method for producing a semiconductor device of a single-ended DMOS transistor with a minimum number of process steps using known process technologies.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Strukturierung der PoIy-Silizium-Gates in einem Schritt über eine erste Fotolackmaske erfolgt. Zu diesem Zweck befindet sich wegen der besseren Fotolackhaftung auf dem Polysilizium eine dünne Oxidschicht von 10 - 100 nm, vorzugsweise 30 nnu Die genannte Oxidschicht verhindert weiterhin bei der Kanal tiefendiffus ion unerwünschte Erosionserscheinungen des Polysiliziums.According to the invention, the object is achieved in that the structuring of the poly-silicon gates in one step takes place via a first photoresist mask. For this purpose, there is a thin oxide layer of 10 to 100 nm, preferably 30 nm, due to the better adhesion of the photoresist to the polysilicon. The said oxide layer furthermore prevents undesirable erosion phenomena of the polysilicon in the channel deep diffusion.

Während der A'tzung des Polysilizium werden alle notwendigen Strukturen mit der genannten ersten Fptolackmaske erzeugt. Im Gegensatz zu bestehenden Lösungen in den Silizium-Tor-Techniken wird die genannte erste Fotolackmaske nicht entfernt, sondern verbleibt auf den geätzten Strukturen. Die Lackdicke ist so zu wählen, daß durch die auf den Gates verbleibende Lackmaske ein ausreichender Implantationsschutz während der Kanalvorbelegung gegeben ist·During the use of the polysilicon, all necessary structures are produced with the aforementioned first resist mask. In contrast to existing solutions in the silicon gate techniques, said first photoresist mask is not removed, but remains on the etched structures. The lacquer thickness is to be selected such that sufficient implantation protection during channel pre-assignment is provided by the lacquer mask remaining on the gates.

Auf die ausgehärtete erste Fotolackmaske wird eine zweite Fotolackschicht aufgebracht und entsprechend den üblichen fotochemischen Verfahren behandelt.On the cured first photoresist mask, a second photoresist layer is applied and treated according to the usual photochemical methods.

Die zweite Fotolackmaske wird vorzugsweise auf die Mitte der Gatestege der DMOS-Transistoren positioniert, wobei die Mitte den Abstand zwischen Source und Drain kennzeichnet, so daß die Source-Gebiete der DMOS-Transistoren geöffnet,: alle übrigen Scheibenbereiche mit der ersten Fotolackmaske, der zweiten Fotolackmaske bzw. der ersten und zweiten Fotolackmaske bedeckt sind. ' . .The second photoresist mask is preferably positioned at the center of the gate stems of the DMOS transistors, the center marking the distance between the source and drain so that the source regions of the DMOS transistors are opened: all remaining disc regions with the first photoresist mask, the second Photoresist mask and the first and second photoresist mask are covered. '. ,

Das im Sourcefenster verbleibende Gateoxid braucht nicht entfernt werden. Die Bedingungen der Vorbelegung sind durch Wahl entsprechender Energien festzulegen, wobei die Reichweite der Dotanden größer sein muß als die Dicke der im Sourcefenster verbleibenden SiOg-Schicht. Die Haftung der zweiten Fofeolackmaske auf der ersten Fotolackmaske ist durch eine nicht vermeidbare leichte Auflösung der ersten Fotolackmaske durch die zweite Fotolackmaske gewährleistet. Die Standfestigkeit der ersten Foto-The gate oxide remaining in the source window need not be removed. The conditions of the pre-assignment are to be determined by selecting appropriate energies, wherein the range of the dopants must be greater than the thickness of the SiOg layer remaining in the source window. The adhesion of the second Fofeolackmaske on the first photoresist mask is ensured by an unavoidable easy resolution of the first photoresist mask through the second photoresist mask. The stability of the first photo

lackmaske .isti durch entsprechende Temperzeiten und Temperaturen während des allgemein üblichen Härtungsprozesses einstellbar« Zweckmäßig ist die Verwendung von unverdünnten Fotolacken.varnish mask .isti can be adjusted by appropriate annealing times and temperatures during the usual curing process. "The use of undiluted photoresists is expedient.

Nach der Vorbelegung für die Kahaldiffusion erfolgt gemäß bekannter Verfahren die Entfernung der ersten und zweiten Fotolackmaske sowie weitere bekannte Prozesse der Silizium-Tor-Technik.After the preallocation for the potassium diffusion takes place according to known methods, the removal of the first and second photoresist mask and other known processes of the silicon gate technology.

Ausführungsbeispielembodiment

Die Erfindung wird im folgenden an einem Ausführungsbeispiel erläutert. Die zugehörigen Zeichnungen zeigen:The invention will be explained below using an exemplary embodiment. The accompanying drawings show:

Fig. 1j DMOS-Transistordarstellung mit erster FotolackmaskeFig. 1j DMOS transistor representation with first photoresist mask

Fig. 2j DMOS-Tr ans is tor dar s teilung mit erster und zweiter FotplackmaskeFig. 2j DMOS Tr ans is tor dar s tion with first and second Fotplackmaske

Fig« 3: Anordnung der zweiten Fotolackmaske auf dem GateFig. 3: Arrangement of the second photoresist mask on the gate

An die Erzeugung der Feldgebiete 1 und aktiven Gebiete 2, siehe Fig. 1, als Maßnahme zur Verhinderung unerwünschter Strompfade schließen sich in der Regel die Präparation der Transistorstrukturen an₀ Dabei erfolgt vor bzw« nach der Einstellung der Schwellspannung der Lasttransistoren die Erzeugung des Gateoxides 3 und je nach Entwicklungsstand der Silizium-Tor-Technik Maßnahmen zur Sicherung der Gate-Source-Verbindung der Depletion Lastelementeo Die Abscheidung von PoIy-Silizium 4 als Gatematerial kann im weiteren Prozeß dotiert bzw* undotiert erfolgen, wobei die Dicke der Polysilizium-Schicht zwischen 3OO nm und 600 nm, typisch 400 nm, betragen wird« 'The generation of the field areas 1 and active regions 2, see Fig. 1, as a measure to prevent undesired current paths, the preparation of the transistor structures on ₀ close usually this case, the load transistors made before or 'after setting the threshold voltage to generate the gate oxide 3 and Depending on the state of development of the silicon gate technique measures to secure the gate-source connection of the depletion Lastelementeo The deposition of poly-silicon 4 as a gate material can be doped or * undoped in the further process, the thickness of the polysilicon layer between 3OO nm and 600 nm, typically 400 nm. "

In der weiteren Behandlung folgen die Oxydation des Polysilizium mit Oxiddicken 5 von 10 - 100 nm, typisch 30 nmj ist jedoch nicht zwingend erforderlich. Die dünne Oxidschicht dient der besseren Lackhaftung, kann jedoch auch durch den Einsatz sogenannter Haftvermittler gewährleistet werden. Die Oxidschicht sollte dabei nicht dicker als das Gateoxid sein·The further treatment is followed by the oxidation of the polysilicon with oxide thicknesses 5 of 10-100 nm, but typically 30 nmj is not absolutely necessary. The thin oxide layer serves the better paint adhesion, but can also be ensured by the use of so-called adhesion promoter. The oxide layer should not be thicker than the gate oxide.

Nach der Oxydation wird die Fotolackmaske A aufgebracht und die Gafeestege der DMOS-Transistoren und Lasttransistoren sowie alle weiteren benötigten Polysilizium-Strukturen erzeugt. Die Fotolackmaske A wird zweckmäßigerweise bei etwas höheren Temperaturen bzw« längeren*Temperseiten, als es bei den Stand'ardprozessenAfter the oxidation, the photoresist mask A is applied and the Gafeestege the DMOS transistors and load transistors and all other required polysilicon structures produced. The photoresist mask A is expediently at somewhat higher temperatures or "longer" temper pages than in the standard processes

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üblich ist, gehärtet, ist aber nicht zwingend erforderlich. Die Härtetemperatur und -zeit können dem jeweiligen Fotolack und technologischen Prozeß angepaßt werden. Die Fotolackmaske A wird im Gegensatz zum Silizium-Tor-Prozeß nicht entfernte Auf die Fotolackmaske A wird eine weitere Fotolackmaske B aufgebracht, siehe Fig. 2, die zweokmäßigerweise auf die Mitte der DMOS-Transistorstege positioniert wird, wobei die Mitte den Abstand zwischen Source und Drain kennzeichnet, so daß die Source-Gebiete der DMQS-Transistoren geöffnet bleiben.is common, hardened, but is not mandatory. The hardening temperature and time can be adapted to the respective photoresist and technological process. The photoresist mask A is not removed in contrast to the silicon gate process. A further photoresist mask B is applied to the photoresist mask A, see FIG. 2, which is positioned twice on the center of the DMOS transistor bridges, the center being the distance between the source and Drain indicates so that the source regions of the DMQS transistors remain open.

Die Fotolackmaske A wird dabei gering von der Fotolackmaske B angelöst bzw. an der Oberfläche aufgeweicht und die Haftung der Fotolackmaske B auf die Fotolackmaske A gewährt·In this case, the photoresist mask A is loosened slightly from the photoresist mask B or softened on the surface and affords the adhesion of the photoresist mask B to the photoresist mask A.

Die geforderte Positioniergenauigkeit beträgt bei jedem Stand der Entwurfsregel ί 1/2 Gatesteglänge.The required positioning accuracy is G 1/2 gate length for each state of the design rule.

Die Standfestigkeit der Fotolackmaske A kann durch Verwendung unverdünnter Fotolacke erhöht werden.The stability of the photoresist mask A can be increased by using undiluted photoresists.

Der Schutz gegen die Implantation 6 ist durch die resultierende Fotolackdicke A, Source-Seite des DMOS-Gatesteg 7, bzw« Fotolackdicke A und B, Drain-Seite des DMOS-Gatesteg 8 und übrige Polysilizium-Strukturen, und Fotolackdicke B, Draingebiet des DMOS-Transistors 9» Source- und Draingebiet aller übrigen Transistorstrukturen, gegeben. Die Implantationsbedingungen werden entsprechend der Dicke der Fotolackmaske A, schwächste Stelle, .und der Oxiddicke im Sourcefenster gewählt»The protection against implant 6 is given by the resulting photoresist thickness A, source side of DMOS gate 7, photoresist thicknesses A and B, drain side of DMOS gate 8 and remaining polysilicon structures, and photoresist thickness B, drain area of the DMOS Transistor 9 »Source and drain region of all other transistor structures, given. The implantation conditions are selected according to the thickness of the photoresist mask A, weakest point, and the oxide thickness in the source window »

Bs ist nicht günstig, das Oxid im Sourcefenster vor der Kanalvorbelegung zu entfernen, da die Fotolackmaske A belastet wird und .weiterhin während der Kanaltiefendiffusion Erosionserscheinungen des Silizium im Sourcefenster auftreten können. Der "Verbleib des Oxids ist jedoch nicht zwingend erforderlich, wenn eine ausreichende Haftung der Fotolackmaske A auf dem Polysilizium 4 gegeben ist·Bs is not favorable to remove the oxide in the source window before the channel pre-occupation, since the photoresist mask A is charged and. Furthermore, erosion phenomena of the silicon in the source window can occur during the channel deep diffusion. However, the "fate of the oxide is not absolutely necessary if sufficient adhesion of the photoresist mask A on the polysilicon 4 is given.

Die Präparation der DMOS-Transistoren wird durch die Prozesse, Lackentfernung und Kanaltiefendiffus ion, fortgesetzt. Im Falle einer Simultandiffusion für Kanal- und Source/Drain-Bereiche entfällt der Zwischenschrit't Kanaltiefendiffusion. Weitere Schritte zur Vollendung der Strukturen schließen sich. an.The preparation of the DMOS transistors is continued by the processes, paint removal and channel depth diffusion. In the case of simultaneous diffusion for channel and source / drain regions, the intermediate channel depth diffusion is omitted. Further steps to complete the structures are closing. on.

Claims (1)

··. . 223 7 54 7 ₆ ··. , 223 7 54 7 ₆ Erfindungsanspruchinvention claim Verfahren zur Herstellung einer HaIWeiteranordnung eines unsymmetrischen DMOS-Transistors in .Silizium-Tor-Technik unter Verwendung bekannter Verfahrensschritte bis zur Polysiliziumabseheidung und Anoxydation gekennzeichnet dadurch, daßMethod for producing a semiconductor arrangement of an asymmetrical DMOS transistor in a silicon-gate technique using known method steps up to polysilicon deposition and anodization, characterized in that - die Polysilizium-Ebenö (4) in nur einem Strukturierschritt mit Hilfe einer ersten Lackmaske (A) geätzt wird,- The polysilicon Ebenö (4) is etched in only one structuring step using a first resist mask (A), - die Lackmaske.(A)nach der Strukturierung der Polysilizium-Ebene (4) auf allen Strukturen verbleibt,the lacquer mask (A) remains on all structures after the structuring of the polysilicon plane (4), - eine zweite Lackmaske (B) vorzugsweise entlang der Mitte (10) der Gatestege der DMOS-Transistoren positioniert wird und daß dabei nur das DMOS-Source-Gebiet (11) geöffnet bleibt.- A second resist mask (B) is preferably positioned along the center (10) of the gate webs of the DMOS transistors and that while only the DMOS source region (11) remains open. Hierzu 1 Seite ZeichnungenFor this 1 page drawings