DD153457A1 - MULTISTABILITY STATE MEMORY - Google Patents
MULTISTABILITY STATE MEMORY Download PDFInfo
- Publication number
- DD153457A1 DD153457A1 DD22439680A DD22439680A DD153457A1 DD 153457 A1 DD153457 A1 DD 153457A1 DD 22439680 A DD22439680 A DD 22439680A DD 22439680 A DD22439680 A DD 22439680A DD 153457 A1 DD153457 A1 DD 153457A1
- Authority
- DD
- German Democratic Republic
- Prior art keywords
- memory
- input
- slave
- master
- output
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Die Erfindung ist in industriellen Steuerungen beliebigen Umfangs anwendbar und verfolgt das Ziel, bei hoher Stoerfestigkeit mit geringem Aufwand mehrdeutige Speicherzustaende auszuschliessen. Die Aufgabe, beliebig viele Speicherzustaende in beliebiger Reihenfolge zu realisieren, wird mit zusammenschaltbaren Speicherbloecken erreicht, die vorzugsweise 4 bis 8 Speicherstufen enthalten. Jede Speicherstufe besteht aus einem Master- und einem Slavespeicher. Das Bedingungsabhaengige Setzen eines Masterspeichers wird erst dann als neuer Zustand in den Slavespeicher uebernommen, wenn der bisherige Speicherzustand durch Ruecksetzen aller Slavespeicher mit Sicherheit geloescht wurde. Dies erfolgt durch zeitverzoegerte logische Verknuepfungen zwischen saemtlichen Slave- und Masterspeichern. -Fig. 1-The invention is applicable in industrial controls of any size and pursues the goal of excluding high ambush resistance with little effort ambiguous Speicherzustaende. The task of realizing any number of memory states in any order is achieved with interconnectable memory blocks, which preferably contain 4 to 8 memory levels. Each memory level consists of a master and a slave memory. The conditional setting of a master memory is only then adopted as a new state in the slave memory when the previous memory state was deleted by resetting all slave memory with certainty. This is done by time-delayed logical links between all slave and master memories. -Fig. 1-
Description
Erfinder: Dipl.-Ing. Hartmut Bunzel .Berlin, 3. Okt. 80. Dipl.-Ing. Günther Döring P 1164 Dipl.-Ing. Matthias Gulbins Dr. rer, nat. Peter Hummitzsch Dipl.-Math. Rainer König Heinz Krüger Dr.-Ing. Roland Pilz Dr.-Ing. Lothar QuäckInventor: Dipl.-Ing. Hartmut Bunzel .Berlin, 3 Oct. 80. Dipl.-Ing. Günther Döring P 1164 Dipl.-Ing. Matthias Gulbins rer, nat. Peter Hummitzsch Dipl.-Math. Rainer König Heinz Krüger Dr.-Ing. Roland Mushroom Dr.-Ing. Lothar Quack
Ing. Manfred SchäferIng. Manfred Schäfer
Zustellungsbevollra. ί Institut für RegelungstechnikZustellungsbevollra. ί Institute of Control Engineering
im Kombinat VEB Elektro-Äpparate-Werke Berlin 1055 Berlin, Storkower Str. 101 Pat.-Ing. Günther Scheufeiein the combine VEB Elektro-Äpparate-Werke Berlin 1055 Berlin, Storkower Str. 101 Pat.-Ing. Günther Scheufeie
22 4 3'9 622 4 3'9 6
Multistabiler ZustandsspeicherMultistable state memory
Anwendungsgebiet der ErfindungField of application of the invention
Die Erfindung ist in industriellen" Steuerungen beliebigen Umfangs anwendbar, bei denen jeweils ein aktiver Logikzustand zur Ausführung einer Steuerfunktion zur Verfügung stehen muß .und nach deren Ablauf ein anderer Logikzustand die Ausführung einer anderen Steuerfunktion bewirkt. Sie ist vor allem für solche.Steuerungen geeignet, bei denen die Forderung besteht, daß zu keinem Zeitpunkt sich zwei aktive Logikzustände zeitlich überlappen. Insbesondere kann die Erfindung für die steuerungstechnische Interpretation von Petri-Netzen eingesetzt werden.. Außerdem ist sie auch für Durchlaufe verwendbar«The invention is applicable to industrial control systems of any size in which an active logic state must always be available for executing a control function, and after which another logic state causes the execution of another control function, which is particularly suitable for such control systems. where there is a demand that at no point in time do two active logic states overlap in time, and in particular that the invention can be used for the control interpretation of Petri nets.
Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions
Es sind bereits einige Schaltungsanordnungen für multistäbile Zustandsspeicher bzw. multistabile Schalter vorgeschlagen worden.Some circuit arrangements for multistable state memories or multistable switches have already been proposed.
In der DE-AS 10 64 IO5 ist eine Anordnung beschrieben, in derIn DE-AS 10 64 IO5 an arrangement is described in which
22 4 3.96" ·. . ~ 2 -22 4 3.96 "·.. ~ 2 -
jede Speicherstufe durch einen Transistor gebildet wird, bei dem jeweils der Basisanschluß den Speicherstufeneingang und der Kollektor den Speicherstufenausgang bildet. Der Basisanschluß eines jeden Transistors ist über Entkopplungswider- t stände bzw* Entkopplungsdioden mit dem Kollektor eines jeden Transistors mit Ausnahme des Kollektors der eigenen Speicherstufe verbünden» Als Logikbaustein betrachtet besteht somit jede Speicherstufe aus einem NOR-Gatter in Widerstands-Transistor-Logik bzw. in Dioden-Transistor-Logik. Wenn in einer derartigen Anordnung ein Transistor angesteuert wird, hält dieser durch die gegenseitige Beschaltung alle übrigen Transistoren im entgegengesetzten Leitzustand, auch wenn die Ansteuerung verschwindet, wodurch ein aktiver Zustand gespeichert wird»each storage stage is formed by a transistor, wherein each of the base terminal forms the storage stage input and the collector forms the storage stage output. The base terminal of each transistor is about Entkopplungswider- t stands or * decoupling diode to the collector of each transistor with the exception of the collector of the own storage stage ally »Regarded as a logic module thus, each memory stage of a NOR gate in resistor-transistor logic or in diode-transistor logic. If a transistor is driven in such an arrangement, it keeps the other transistors in the opposite conducting state by the mutual wiring, even if the drive disappears, whereby an active state is stored »
Diese Schaltung besitzt die Nachteile, daß ein Speicher mit einer größeren Anzahl von Speicherstufen eine Vielzahl von Verbindungsleitungen und von Widerständen bzw* Dioden zur Realisierung der ODER-Funktion erfordert. Insgesamt kann die Anzahl der Speicherstufen ohnehin nicht sehr groß gemacht v/erden, vor allem, wenn die Schaltung in Bipolartechnik ausgeführt ist, weil die aktivierte Speicherstufe den Strom liefern muß j mit dem alle übrigen Speicherstufen im nichtaktivierten Zustand gehalten werden müssen» Eine projektierungsfreundliche Aufteilung in einzelne Speicherblöcke ist mit der angegebenen Lösung nicht möglich» Weit schwerwiegender ist jedoch der Nachteil, daß diese Anordnung für industrielle Steuerungen nicht verwendbar ist, weil der bestehende aktive ' Zustand einer Speicherstufe erst dadurch verschwindet, daß in einer anderen Speicherstufe ein neuer aktiver Zustand bereits vorhanden ist, das heißt, es treten zeitliche Überlappungen der aktiven Zustände an den Speicherstufenausgängen auf.This circuit has the disadvantages that a memory having a larger number of memory stages requires a plurality of connection lines and resistors for realizing the OR function. Overall, the number of storage stages can not be made very large anyway, especially if the circuit is implemented in bipolar technology, because the activated storage stage must supply the current j with which all other storage stages must be kept in the non-activated state »A projecting-friendly distribution into individual memory blocks is not possible with the specified solution. "Far more serious, however, is the disadvantage that this arrangement can not be used for industrial controls because the existing active state of a memory stage only disappears due to the fact that another active state already exists in another memory stage that is, temporal overlaps of the active states occur at the memory stage outputs.
Eine schaltungstechnische Verbesserung dieser Lösung ist in ' der DE-AS 12 82 077 angegebene Die beschriebenen Nachteile bleiben jedoch unverändert bestehen«A circuit-technical improvement of this solution is specified in DE-AS 12 82 077. The described disadvantages, however, remain unchanged. "
Eine multistabile Schalt steueranordnung ist aus der DE-AS 22 52 903 bekannt, in der taktgesteuerte ^liA multi-stable switching control arrangement is known from DE-AS 22 52 903, in the clock-controlled ^ li
224396 _3_224396 _ 3 _
Flops als Speicherstufen eingesetzt .werden. Ein Signalwechsel an einem beliebigen Eingang hat die Erzeugung von zwei aufeinanderfolgenden Einzeltaktimpulsen zur Folge. Der erste Impuls veranlaßt die Übernahme aller Eingangsinformationen in die Masterspeicher und der zweite Impuls bewirkt die Übernahme der Masterinhalte in die Slavespeicher, Ein neu aktivierter Eingang führt auf diese Weise zu einem* aktivierten Slavespeicher und der bisher aktivierte Slavespeicher übernimmt den nun ·. . nichtaktiven Zustand vom Eingang seines Masterspeichers.Flops are used as storage levels. A signal change at any input results in the generation of two consecutive single clock pulses. The first pulse causes the transfer of all input information to the master memory and the second pulse causes the master contents to be transferred to the slave memory. A newly activated input thus leads to an activated slave memory and the previously activated slave memory now adopts the. , non-active state from the input of its master memory.
Mit dieser Anordnung kann zwar ein multistabiler Zustandsspeicher für eine relativ große Anzahl von Zuständen aufgebaut werden, je umfangreicher die Anordnung jedoch wird, um so mehr Verknüpfungsleitungen und um so aufwendigere Gatterschaltungen sind erforderlich. Eine Möglichkeit zur Aufteilung in Speicherblöcke bietet diese Anordnung nicht. Der Übergang zv;ischen zwei Zuständen erfolgt in dem Zeitpunkt, in dem die Slavespeicher mit dem zweiten Taktimpuls angesteuert werden. Damit ist es nicht ausgeschlossen, daß beim Übergang zeitliche Überlappungen auftreten können. Mit der Taktsteuerung besteht auch die Gefahr, daß infolge von Störeinflüssen ungewollte Taktimpulse ausgelöst werden, die einen fehlerhaften Zustandswechsel hervorrufen.With this arrangement, although a multistable state memory for a relatively large number of states can be constructed, the more extensive the arrangement becomes, the more connecting lines and the more complex gate circuits are required. One way to divide into memory blocks, this arrangement does not. The transition zv; ischen two states takes place in the time in which the slave memory with the second clock pulse are controlled. Thus, it is not excluded that temporal overlaps can occur during the transition. With the clock control there is also the danger that due to disturbing unwanted clock pulses are triggered, which cause a faulty state change.
In der DD-PS I30 298 ist ein multistabiler Speicherbaustein beschrieben, der einen Teil der beschriebenen Mangel beseitigt. Als Speicherelemente werden taktgesteuerte Flip-Flops verwendet j wobei die Informationsübernahme jeweils durch einen Takteinze limpuls erfolgt, der aus jedem Signalwechsel erzeugt wird, der an einem beliebigen Eingang auftritt. Mit Hilfe einer Blockierungseinrichtung wird erreichts daß nie zwei Ausgänge gleichzeitig aktiviert sein können.In DD-PS I30 298 a multi-stable memory module is described, which eliminates part of the defect described. As memory elements clock-controlled flip-flops are used j wherein the information transfer takes place in each case by a Takteinze limpuls, which is generated from each signal change that occurs at any input. By means of a blocking device is achieved s that never two outputs can be activated simultaneously.
Durch Zusammenschaltung einer Vielzahl derartiger Speicherbausteine können zwar Steuerungen beliebigen Umfangs aufgebaut werden$ der einzelne Speicherbaustein benötigt aber einen hohen Aufwand an Logikgattern, um die Arbeitsweise zu gewährleisten. Nachteilig wirkt sich bei dieser Lösung die hohe Störanfälligkeit aus· ...By interconnecting a plurality of such memory blocks could control any scope can be built $ the single memory chip but requires a high expenditure of logic gates to ensure the operation. The disadvantage of this solution is the high susceptibility to interference from ...
_ h h
Ziel der ErfindungObject of the invention
Die Erfindung 'verfolgt das. Ziel} bei "einem multistabilen Zustandsspeicher eine hohe Störfestigkeit zu erreichen, zeitliche Überlappungen der Speieherzustände während der ÜbergängeThe invention 'pursues the. Target} in "to achieve a multi-stable state memory ensures high reliability, temporal overlaps of Speieherzustände during transitions
zuschließen , , , .,, ., > · -u ,-j? * -^ us'.'j.u /: · '! und den schaltungstechnischen Aufwand sowie denclose,,,. ,,.,> · -u, -j? * - ^ us'. 'ju /: ·'! and the circuit complexity and the
Bauelementebedarf gering zu halten*Low component requirement *
Wesen der ErfindungEssence of the invention
Aufgabe der Erfindung Object of the invention
Der Erfindung liegt die Aufgabe zugrunde, einen multistabilen Zustandsspeicher zu schaffen/ mit dem beliebig viele Speicherzustände realisierbar sind und bei dem die Reihenfolge und die Richtung der Übergänge zwischen den Speicherzuständen uneinge-' schränkt frei wählbar sind, d* h«,, mit dem ein vollständiger Zustandsgraph realisierbar ist. Ein aktiver Speicherzustand darf ausnahmslos nur an einem einzigen Ausgang.auftr©ten, während der Übergänge zwischen den Zuständen muß eine definierte Pause vorhanden sein, und jeder Übergang darf nur durch die Erfüllung der Setzbedingung an einem neuen Speicherstufenein— gang ausgelöst werden. Mit dem multistabilen Zustandsspeicher müssen auch Durchläufe ausführbar sein. Er soll zum Aufbau großer Steuerungen beliebiger Struktur in einfacher Weise aus SpeicherblÖcken zusammengesetzt werden können«The invention has for its object to provide a multistable state memory / with the arbitrary many memory states are feasible and in which the order and the direction of the transitions between the memory states une- 'limited are freely selectable, with the one complete state graph is feasible. An active memory state must invariably only occur at a single output, during the transitions between the states there must be a defined pause, and each transition may only be triggered by the fulfillment of the set condition at a new memory level input. Runs must also be executable with the multistable state memory. It should be able to be assembled from memory blocks in a simple way to construct large control systems of any structure. "
Merkmale der ErfindungFeatures of the invention
Die Aufgabe wird durch einen multistabilen Zustandsspeicher gelöst, der aus einer beliebigen Anzahl von SpeicherblÖcken besteht, wobei jeder Speicherblock vorzugsweise 4- bis 8 Spei~ cherstufen enthält, die jede aus einem Master- und einem Slavespeicher bestehen» Er. weist die folgenden Erfindungsmerkmale auf. Zum Setzeingang eines jeden Masterspeichers führt ein Speicherstufeneingang und, konjunktiv mit diesem verknüpft, ein Vorbereitungseingange Der Ausgang eines jeden Slavespeichers ist mit einem Speicherstufenausgang, mit dem Rücksetzeingang seines eigenen Masterspeichers und mit je einem Eingang eines Bedingungsgatters verbunden. Dessen Ausgang führt zu einem Bedingungsanschluß und zum Eingang einesThe object is achieved by a multistable state memory consisting of any number of memory blocks, each memory block preferably containing 4 to 8 memory stages, each consisting of a master memory and a slave memory. has the following features of the invention. A memory stage input leads to the set input of each master memory and, in conjunc- tion with it, a prepare input The output of each slave memory is connected to a memory stage output, to the reset input of its own master memory and to one input of a conditional gate. Its output leads to a conditional connection and to the input of a
224 396 _224 396 _
Negators. Der Ausgang des Negators ist über ein Zeitglied sowohl mit dem inversen Eingang eines Rücksetzgatters als auch mit dem Bedingungseingang eines jeden Slavespeichers verbunden« Der Ausgang jedes Masterspeichers ist sowohl mit dem Aktivierungseingang eines jeden Slavespeichers als auch mit je einem Eingang eines Anforderungsgatters verbunden, dessen Ausgang führt sowohl zu einem Anforderungsanschluß als auch zum direkten Eingang des Rücksetzgatters, dessen Ausgang ist mit dem Rücksetzeingang eines jeden Slavespeichers verbunden· Von allen Speicherblöcken, aus denen der multistabile Zustandsspeicher besteht, sind die Anforderungsanschlüsse untereinander und ebenfalls die Bedingungsanschlüsse untereinander verbunden.Inverter. The output of the inverter is connected via a timer to both the inverse input of a reset gate and to the condition input of each slave memory. The output of each master memory is connected both to the enable input of each slave memory and to one input of a request gate, the output of which is connected both to a request terminal and to the direct input of the reset gate whose output is connected to the reset input of each slave memory · Of all the memory blocks that make up the multistable state memory, the request connections are interconnected and also the conditional connections.
Alle Master- und alle Slavespeicher sind als statische RS-Speicher-Flip-Flops ausgeführt, wobei die Masterspeicher eine Setzverzögerung besitzen.All master and all slave memories are static RS memory flip-flops, with the master memories having a set delay.
Zur Vorbereitung der Reihenfolge der Übergänge wird jeder Speicherstufenausgang jeweils mit demjenigen Vorbereitungseingang durch Vorbereitvngslsitunken verbunden, dessen Speicherstufeneingang in Abhängigice it vo Betriebsablauf als nächster aktiviert wird.To prepare the order of the transitions, each memory stage output is connected to the preparation input by means of preparatory pulses, whose memory stage input is activated next depending on the operating procedure.
Innerhalb des Betriebsablaufs wird durch das Setzen eines Masterspeichers der Ablauf eines Zyklus angefordert, mit dem der Übergang auf einen neuen Zustand erfolgen soll» Über das Anforderungsgatter .und das Rücksetzgatter wird der bisher gesetzte Slavespeiclier zurückgesetzt. Dessen Ausgangssignalän- · derung bewirkt nach einer Verzögerung im Zeitglied das Verschwinden des Rücksetzsignals an allen Slavespeichern und die Freigabe an deren Bedingungseingängen* Damit wird das Signal vom anfordernden Masterspeicher in den zugehörigen Slavespeicher übernommen, der diesen aktiver. Zustand an seinen Speicherstufenausgang ausgibt und seinen Masterspeicher sofort wieder zurücksetzt*Within the course of operation, the setting of a cycle is requested by setting a master memory, with which the transition to a new state is to take place. The previously set slave slave is reset via the request gate and the reset gate. Its output signal change causes after a delay in the timer the disappearance of the reset signal at all slave memories and the release at their condition inputs * Thus, the signal is taken over by the requesting master memory in the associated slave memory, this active. Returns state to its memory level output and resets its master memory immediately *
Ausführungsbeispielembodiment
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels näher erläutert. In der zugehörigen Zeichnung zeigenThe invention will be explained in more detail below with reference to an embodiment. In the accompanying drawing show
Fig«, 1 j einen Speicherblock zum Aufbau multistabiler ZuFig. 1 j shows a memory block for setting up multistable Zu
standsspeicher, 2: die Zusammenschaltung mehrerer Speicherblöcke.memory 2, the interconnection of several memory blocks.
Mit dem Speicherblock SB in, Fig. 1 können Steuerungen beliebigen Umfangs aufgebaut werden« Je nach der Größe der Steuerung ?d.rd eine entsprechende Anzahl derartiger Speicherblöcke SB zusammengeschaltet« Auf die schaltungstechnisehen Einzelheiten einer Zusammenschaltung wird weiter unten noch näher eingegangene "Vorerst beziehen sich die Erläuterungen der Schaltungsanordnung auf einen einzelnen Speicherblock SBe Controllers of any size can be constructed with the memory block SB in Fig. 1. Depending on the size of the controller, a corresponding number of such memory blocks SB are interconnected "The circuit-specific details of an interconnection will be discussed in greater detail below the explanations of the circuit arrangement on a single memory block SB e
Der Speicherblock SB enthält eine Anzahl von Speicherstufen, von denen sich jede aus einem Masterspeicher, z. B, MS 1, und einem Slavespeicher, z«, B* SS1 zusammensetzte Jeder Master- und jeder Slavespeicher ist als statischer RS-Speicher mit dominierendem Löschverhalten ausgeführt. Alle Setzeingänge S besitzen jeweils zwei gleichwertige und konjunktiv verknüpfte Eingangsanschlüsse * Grundsätzlich kann die Anzahl der Speicherstufen innerhalb des einzelnen Speicherblocks SB beliebig festgelegt werdene Für praktische Anwendungen ist jedoch ein Aufbau mit 4 bis 8 Speicherstufen zweckmäßig» Für das gewählte Beispiel wurde in Fig« 1 ein Speicherblock SB mit 4 Speicherstufen dargestellte Da eine Speicherstufe jeweils einen Speicherzustand realisieren kann, stellt dieser Speicherblock SB einen multistabilen Zustandsspeicher für 4 Zustände dar.The memory block SB includes a number of memory stages, each of which is stored in a master memory, e.g. B, MS 1, and a slave memory, z «, B * SS1 composed Each master and each slave memory is designed as a static RS memory with dominant erase behavior. All set inputs S each have two equivalent and conjunctively linked input terminals * Basically, the number of memory levels within the individual memory block SB can be set arbitrarily e However, for practical applications, a structure with 4 to 8 memory levels is appropriate »For the selected example was in Fig Since a memory stage can in each case implement a memory state, this memory block SB represents a multistable state memory for 4 states.
An die Speicherstufeneingänge E1 bis E4 werden die Prozeßsignale angeschaltet. Damit kurzzeitige Störungen auf den Leitungen, die zu den Speicherstufeneingängen E1 bis E4- führen.j keinen Einfluß auf den Speicherzustand ausüben, ist es zweckmäßig, die Masterspeicher MS1 bis MS4 mit einer Setzverzögerung auszustatten. Dann werden nur diejenigen Signale als richtig erkannt, die die Setzverzögerungszeit überwinden. Innerhalb eines Speicherblocks SB erfolgen die logischen Verknüpfungen mit Hilfe eines Anforderungsgatters AG und eines Bedingungsgatters BG, die beide als ODER-Gatter ausgeführt sind« Bin Negator NE, ein Zeitglied ZG und ein Rücksetzgatter RG, das als Sperr~UND ausgeführt ist, gewährleisten, daß die Anforderungen an die Über-At the storage stage inputs E1 to E4, the process signals are turned on. So that short-term disturbances on the lines that lead to the storage stage inputs E1 to E4- .j have no influence on the memory state, it is expedient to equip the master memory MS1 to MS4 with a set delay. Then only those signals that overcome the set delay time are considered correct. Within a memory block SB, the logical operations are carried out by means of a request gate AG and a condition gate BG, both of which are designed as OR gates. A bin negator NE, a timer ZG and a reset gate RG, which is designed as a blocking AND, ensure that the requirements for the
i. 4 ό Β ο i. 4 ό Β ο
gänge zwischen den Zuständen sicher eingehalten werden. An den Speicherstufenausgängen A1 bis A4 treten die Speicherzustände auf, mit denen der Prozeßablauf gesteuert wird.certainty between the states. At the memory stage outputs A1 to A4, the memory states occur, with which the process flow is controlled.
Wird bei einem Speicherblock SB die Setzbedingung am Eingang einer seiner 4- Speicherstufen erfüllt, dann nimmt der zugehörige Ausgang den aktiven Zustand ein. Er behält ihn so lange bei, bis am Eingang einer beliebigen anderen Speicherstufe die Setzbedingung erneut erfüllt ist, wodurch ein Übergang des aktiven Zustands auf den Ausgang dieser anderen Speicherstufe stattfindet« Die Reihenfolge der Übergänge kann beliebig festgelegt werden. Das bedeutet, mit dem Speicherblock SB ist ein vollständiger Graph mit 4 Zuständen realisierbar· Eine unbedingte Forderung an den einzelnen Speicherblock SB ebenso wie an die Zusammenschaltung beliebig vieler Speicherblöcke· SB zu einem multistabilen Zustandsspeicher mit beliebig vielen Zuständen besteht darin, daß der aktive Zustand zu keinem Zeitpunkt an zwei Ausgängen gleichzeitig, sondern stets nur an dem Ausgang einer einzigen Speicherstufe auftreten darf und daß beim Übergang des aktiven Zustandes auf einen anderen Ausgang eine definierte Pause eingehalten werden mußeIf, at a memory block SB, the setting condition at the input of one of its 4 memory stages is fulfilled, then the associated output assumes the active state. It keeps it on until at the input of any other memory level the setting condition is met again, whereby a transition of the active state takes place on the output of this other memory level. "The order of the transitions can be set arbitrarily. This means that a complete 4-state graph can be achieved with the memory block SB. An unconditional requirement for the individual memory block SB as well as the interconnection of any number of memory blocks SB to a multistable state memory with any number of states is that the active state is too high no time at two outputs at the same time, but always may occur only at the output of a single memory stage and that the transition of the active state to another output a defined break must be maintained
Bei der Betrachtung der Wirkungsweise des Speicherblocks SB in Fig. 1 wird vom Ruhezustand ausgegangen, bei dem kein' Speicher gesetzt ist. Dann führt jeder Masterspeicher MS 1 bis MS 4 und jeder Slavespeicher SS1 bis SS4 an seinem Aus-» gang Q ein O-Signal. Da der Ausgang Q eines jeden Slavespe.ichers SS1 bis SS4 auf den Rücksetzeingang R des zugehörigen Masterspeichers MS1 bis MS4 zurückgeführt ist, liegt auch dort O-Signal vor. Ebenfalls O-Signal führen der Ausgang des Anforderungsgatters AG und damit der direkte Eingang des Rücksetzgatters RG und der Ausgang des Bedingungsgatters .BG. Wegen des Negators ITE liegt am inversen Eingang i des Rücksetzgatters RG und am Bedingungseingang Eb eines jeden Slavespeichers SSI bis SS 4 1-Signal vor. Die Verzögerungszeit t des Zeitgliedes ZG beträgt nur wenige Millisekunden und kann deshalb ^1 Ruhezustand außer Betracht bleiben. Aus den vorhandenen Signalen ist zu erkennen, daß am Rücksetzeingang RConsidering the operation of the memory block SB in Fig. 1, it is assumed that the idle state has no memory set. Each master memory MS 1 to MS 4 and each slave memory SS 1 to SS 4 then carry an O signal at its output Q. Since the output Q of each Slavespe.ichers SS1 to SS4 is fed back to the reset input R of the associated master memory MS1 to MS4, there is also O signal. Also O-signal lead the output of the request gate AG and thus the direct input of the reset gate RG and the output of the conditional gate .BG. Because of the inverter ITE is present at the inverse input i of the reset gate RG and at the condition input Eb of each slave memory SSI to SS 4 1 signal. The delay time t of the timer ZG is only a few milliseconds and therefore ^ 1 rest state can be disregarded. From the available signals it can be seen that at the reset input R
224 396 ' -β-224 396 '-β-
eines jeden Slavespeichers SS1 bis SS4 ein O-Signal vorhanden ist, so da-ß ein beliebiger Slavespeicher SS1 bis SS4 durch ein 1-Signal am Aktivierungseingang Ea "gesetzt werden kann« . ·an O-signal is present in each slave memory SS1 to SS4, so that an arbitrary slave memory SS1 to SS4 can be "set" by a 1-signal at the activation input Ea.
Der praktische Betriebsfall erfordert nun einen bestimmten Speicherzustand« Beispielsweise soll der Speicherstufenausgang A3 aktiviert werden..Hierzu wird an den Speicherstufeneingang E3 ein 1-Signal angelegt« Vorerst wird angenommen, daß am Vorbereitungseingang Ev3 bereits ein 1-Signal vorhanden ist» Wie dieses Signal entsteht, wird weiter unten erläutert. Der Masterspeicher MS3 wird als-o gesetzt und liefert an seinem Ausgang Q ein 1-Signal, mit dem er den Ablauf eines Zyklus anfordert, in dem der zugehörige Slavespeicher SS3 gesetzt werden muß, was in diesem Pail auch unmittelbar über dessen Aktivierungseingang Ea geschieht, weil der Bedingungseingang Eb bereits 1-Signal führt. Am Ausgang Q, des Slavespeichers SS3 entsteht daraufhin ein 1-Signal, das am Speicherstufenausgang A3 als aktiver Zustand für die Steueraufgaben des betreffenden Betriebsfalls zur Verfügung steht.The practical operating case now requires a specific memory state. "For example, the memory stage output A3 is activated. For this, a 1-signal is applied to the memory stage input E3." For the time being, it is assumed that a 1-signal is already present at the preparation input Ev3. "How this signal is generated , will be explained below. The master memory MS3 is set as -o and provides at its output Q a 1-signal, with which it requests the expiration of a cycle in which the associated slave memory SS3 must be set, which also happens directly in this Pail via its activation input Ea, because the condition input Eb already carries a 1-signal. At the output Q, of the slave memory SS3 there then arises a 1-signal which is available at the memory stage output A3 as an active state for the control tasks of the respective operating case.
Das 1-Signal vom Ausgang Q des Slavespeichers SS3 setzt sofort seinen Masterspeicher MS3 zurück und hält diesen so lange im rückgesetzten Zustand, bis der Slavespeicher SS3 durch den Betriebsablauf selbst zurückgesetzt wird. Außerdem gelangt dieses 1-Signal über das Bedingungsgatter BG und den Negator KE nach Ablauf der Verzögerungszeit T über das Zeitglied ZG als O-Signal sowohl in den inversen Eingang i des Rücksetzgatters RG als auch in den Bedingungseingang Eb aller Slavespeicher SS1 bis SS4, wodurch diese gegen ein ungewolltes Setzen durch eine Störung gesperrt sind. Am direkten Eingang d des Rücksetzgatters RG war zu Beginn des beschriebenen Ablaufs kurzzeitig ein 1-Signal aufgetreten, das so lange andauerte, wie der Masterspeicher MS3 gesetzt und von seinem Slavespeicher SS3-noch nicht zurückgesetzt war. Die Verzögerungszeit T des Zeitgliedes ZG verhindert hierbei, daß das O-Signal am inversen Eingang i bereits eintrifft, wenn am direkten Eingang d das kurzzeitig auftretende 1-Signal nochThe 1-signal from the output Q of the slave memory SS3 immediately resets its master memory MS3 and keeps it in the reset state until the slave memory SS3 is reset by the operation itself. In addition, this 1-signal passes through the conditional gate BG and the negator KE after the delay time T via the timer ZG as an O signal both in the inverse input i of the reset gate RG and in the condition input Eb all slave memory SS1 to SS4, causing them are locked against an unwanted setting by a fault. At the beginning of the sequence described, a 1-signal briefly appeared at the direct input d of the reset gate RG, which lasted as long as the master memory MS3 was set and not yet reset by its slave memory SS3. The delay time T of the timer ZG in this case prevents the O signal at the inverse input i already arrives when the short-term occurring 1 signal at the direct input d
22 4 3 9 6 - 9 - .22 4 3 9 6 - 9 -.
nicht wieder verschwunden ist. Sie ist deshalb so zu bemessen, daß der Masterspeicher MS3 mit Sicherheit zurückgesetzt ist. Dadurch bleibt am Rücksetzeingang R aller ^l-avespeicher SS1 bis SS4 ununterbrochen ein O-Signal wirksam.not disappeared again. It should therefore be dimensioned so that the master memory MS3 is safely reset. As a result, an O signal remains continuously active at the reset input R of all read-only memories SS1 to SS4.
Der aktive Zustand am Speicherstufenausgang A3 bleibt nun so lange bestehen, bis in Abhängigkeit vom Betriebsablauf an einem anderen Masterspeicher MS1 oder MS2 oder MS4 die Setzbedingung erfüllt wird. Dies soll beispielsweise für den Masterspeicher MS1 zutreffen. Auch hier wird wieder vorausgesetzt, daß am Vorbereitungseingang Ev1 bereits ein 1-Signal vorhanden ist, so daß mit einem 1-Signal-am Speicherstufeneingang E1 der Masterspeicher MS1 gesetzt wird. Mit seinem 1-Signal am Ausgang Q fordert der Masterspeicher MS1 den Ablauf eines neuen Zyklus und damit, das Setzen des zugehörigen Slavespeichers SSI an. dieser läßt sich aber noch nicht setzen, v/eil sein Bedingungseingang Eb noch O-Signal führt. Dadurch wird auch der Master MS1 vorerst noch nicht zurückgesetzt, sondern sein 1-Signal wird am direkten Eingang d des Rücksetzgatters RG- wirksam, an dessen inversen Eingang i noch immer ein O~Signal, nämlich das negierte Ausgangssignal des noch gesetzten Slavespeichers SS3 vorhanden ist. Damit gibt das Rücksetzgatter RG ein 1-Signal -an den Rücksetzeingang R aller Slavespeicher SS1 bis SS4- ab. Der Slavespeicher SS3 wird zurückgesetzt, und der aktive Zustand am Speicherstufenausgang A3 ist beendet.The active state at the memory stage output A3 now remains until the setting condition is met, depending on the operating sequence at another master memory MS1 or MS2 or MS4. This is to apply, for example, to the master memory MS1. Again, it is assumed again that at the preparation input Ev1 already a 1-signal is present, so that is set with a 1-signal at the memory stage input E1 of the master memory MS1. With its 1-signal at the output Q, the master memory MS1 requests the execution of a new cycle and thus, the setting of the associated slave memory SSI. However, this can not be set yet, because its condition input Eb still carries an O signal. As a result, the master MS1 is not yet reset for the time being, but its 1-signal is at the direct input d of the reset gate RG- effective at the inverse input i still an O ~ signal, namely the negated output of the still set slave memory SS3 is present , Thus, the reset gate RG outputs a 1-signal to the reset input R of all slave memories SS1 to SS4-. The slave memory SS3 is reset and the active state at the memory stage output A3 is completed.
Alle Slavespeicher SS1 bis SS4 geben nun an ihrem Ausgang Q ein O-Signal ab. Nachdem dieses das Bedingungsgatter BG und den Negator NE durchlaufen hat, tritt es nach Ablauf der Verzögerungszeit Z am Ausgang des Zoitgliedes ZG als 1-Signal auf. Jedem Slavespeicher SS1 bis SS4- wird also seinem Bedingungseingans Eb ein 1-Signal zugeführt, und an seinem Rücksetzeingang R wechselt das 1- in ein O-Signal. Nun ist die Setsbedingung am Slavespeicher SS1 erfüllt, und die Anforderung des Masterspeichers MS1 kann wirksam werden. Der Slavespeicher SSI wird gesetzt, und am Speicherstufenausgang Al steht ein 1-Signal-als neuer Zustand für externeAll slave memories SS1 to SS4 now output an O signal at their output Q. After this has passed through the conditional gate BG and the negator NE, it occurs after the expiry of the delay time Z at the output of Zoitgliedes ZG as a 1-signal. Each slave memory SS1 to SS4- is thus supplied to its condition input Eb with a 1-signal, and at its reset input R the 1- changes to an O-signal. Now, the set condition at the slave memory SS1 is satisfied, and the request of the master memory MS1 can take effect. The slave memory SSI is set, and at the memory stage output A1 is a 1-signal as a new state for external
22^3 9 6 · - ίο - 22 ^ 3 9 6 · - ίο -
Steueraufgaben zur Verfügung«Tax tasks available «
Aus dem Ablauf ist su ersehen, daß beim Übergang des aktiven Zustandes von einem Speicherstufenausgang zum anderen, im Beispiel von A3 nach A1, eine Zwangspause eintritt, deren Länge der Verzögerungszeit Γ entspricht, bzw« die wegen der Umschaltze.iten der Speicher und Gatter noch etwas langer ist. Die Signale, die sich infolge des Zustandswechsels einstellen, gleichen den bereits beschriebenen, deshalb sollen sie nur noch einmal kurz erwähnt v/erden. Der Masterspeicher .MS1 · wird zurückgesetzt, und am direkten Eingang d des Rücksetzgatters EG tritt wieder ein O-Signal auf» Nach Ablauf der Verzögerungszeit V ist am inversen Eingang i und an Jedem Bedingungseingang Eb wieder ein O-Signal vorhanden.From the sequence is su seen that the transition of the active state of a memory stage output to the other, in the example of A3 to A1, a compulsory break occurs whose length corresponds to the delay time,, or «due to the Umschaltze.iten the memory and gate yet is a little bit longer. The signals which occur as a result of the state change are similar to those already described, so they should only be briefly mentioned once more. The master memory .MS1 · is reset, and an O signal reappears at the direct input d of the reset gate EG »After the delay time V has elapsed, an O signal is again present at the inverse input i and at each condition input Eb.
Die Reihenfolge der Übergänge zwischen den einzunehmenden-Zuständen ist an sich völlig beliebig. Im praktischen Einsatz kann die Reihenfolge aber in der Weise festgelegt werden, daß zwischen den Speicherstufen, zwischen denen Übergänge stattfinden sollen, Vorbereitungsleitungen VL in der Weise eingefügt werden, daß der Speicherstufenausgang, im Beispiel A3S . von dem der Übergang ausgeht,, mit dem Vorbereitungseingang, im Beispiel Ev1, verbunden wird, zu dessen Speicherstufe der Übergang führt. In der Fig» 1 ist dies durch eine gestrichelte Vorbereitungsleitung VL gekennzeichnet. Wenn diese Vorbereitungsleitungen VL für sämtliche Übergänge hergestellt werden, ist sichergestellt, daß nur an demjenigen Masterspeicher die Setzbedingung erfüllt werden kann, der an seinem Vorbereitungseingang ein 1-Signal verfindet, das vom aktiven Zustand des in der Reihenfolge vor ihm liegenden Speicherausgangs herrührt. Damit ist auch die Herkunft des bisher vorausgesetzten 1-Signals am Vorbereitungseingang Ev3 bzw* Ev1 geklärt« Selbstverständlich kann auch in einer Zusammenschaltung aus vielen Speicherblöcken jede Vorbereitungsleitung VL zwischen einem beliebigen Speicherstufen^ausgang und einem beliebigen Vorbereitungseingang unterschiedlicher Speicherblöcke eingefügt werden»The order of transitions between the states to be assumed is entirely arbitrary. In practical use, however, the order can be set in such a way that between the memory stages between which transitions should take place, preparation lines VL are inserted in such a way that the memory stage output, in the example A3 S. from which the transition originates, is connected to the preparation input, in the example Ev1, to whose memory stage the transition leads. In FIG. 1, this is indicated by a dashed preparation line VL. If these preparation lines VL are established for all transitions, it is ensured that only at that master memory the setting condition can be met, which finds at its preparation input a 1-signal, which results from the active state of the in front of him memory output. This also clarifies the origin of the previously assumed 1-signal at the preparation input Ev3 or * Ev1 "Of course, in an interconnection of many memory blocks, each preparation line VL can be inserted between any memory stage output and any preparation input of different memory blocks."
2 2 U 3 9 δ2 2 U 3 9 δ
Die Vorbereitungseingänge Ev1 bis Ev4- müssen natürlich nicht unbedingt in dieser Weise verwendet werden. Sie können auch anderen Zwecken dienen oder ganz unbenutzt bleiben, indem an ihnen ständig ein 1-Signal, angelegt bleibt. Wird die Reihenfolge der übergänge jedoch mit Hilfe von Vorbereitungsleitungen VL festgelegt, dann ist die Realisierung von Durchläufen in einfacher Weise möglich. Es kann beispielsweise Jeweils zum gewünschten Zeitpunkt.des Übergangs von einem Zustand zum nächsten ein impulsförmiges 1-Signal an sämtliche Speicherstufeneingänge E1 bis E4- gleichzeitig angelegt werden. Die Impulsdauer muß kürzer als -die Verzögerungszeit Z sein. Es besteht auch die Möglichkeit, an sämtliche Speicherstufeneingänge E1 bis E4 ununterbrochen ein 1-Signal anzulegen. Dann erfolgen die Übergänge von einem Zustand zum nächsten in Abständen, die etwa der Verzögerungszeit ΐ entsprechen. Diese Durchläufe sind selbstverständlich auch in Zusammenschaltungen über alle beteiligten Speicherblöcke SB hin realisierbar.Of course, the preparation inputs Ev1 to Ev4 need not necessarily be used in this way. They can also serve other purposes or remain completely unused by constantly having a 1-signal applied to them. However, if the order of the transitions is determined by means of preparation lines VL, then the realization of passes is easily possible. For example, at the desired time of the transition from one state to the next, it is possible to simultaneously apply a pulse-shaped 1 signal to all memory stage inputs E1 to E4-. The pulse duration must be shorter than the delay time Z. It is also possible to continuously apply a 1-signal to all memory stage inputs E1 to E4. The transitions then take place from one state to the next at intervals which correspond approximately to the delay time ΐ . Of course, these passages can also be implemented in interconnections over all the memory blocks SB involved.
Es sei noch erwähnt, daß für das erstmalige Starten eines mit Vorbereitungsleitungen VL.durchgängig beschalteten multistabilen Zustandsspeichers eine nicht dargestellte Zusatzeinrichtung erforderlich ist, die beispielsweise über ein ODER-Gatter in den zu startenden Vorbereitungseingang kurzzeitig ein 1-Signal einspeist.It should be noted that for the first-time start of a preparation lines VL.durchseit connected multistable state memory, an additional device, not shown, is required, which briefly feeds a 1-signal, for example, via an OR gate in the preparation input to be started.
Die Zusammenschaltung von beliebig vielen Speicherblöcken SB zum multistabilen Zustandsspeicher mit beliebig vielen Zuständen erfolgt in einfacher Weise mit Hilfe eines Bedingungsanschlusses BA und eines Anforderungsanschlusses AA, die als bidirektionale Anschlüsse ausgeführt sind. Hierzu werden, wie in Fig. 2 dargestellt, von sämtlichen Speicherblöcken SB eine Verbindung sowohl zwischen jedem Bedingungsanschluß BA als auch zwischen federn Anforderungsanschluß AA hergestellt.. Natürlich ist dabei zu berücksichtigen, daß die Belastungsfähigkeit des Bedingungsgatters BG und des Anforderungsgatters AG auf die Anzahl der anzuschließenden Speicherblöcke SB abgestimmt wird.The interconnection of any number of memory blocks SB to multistable state memory with any number of states is done in a simple manner by means of a conditional connection BA and a request connection AA, which are designed as bidirectional connections. For this purpose, as shown in Fig. 2, of all the memory blocks SB a connection between each conditional connection BA and between springs request connection AA prepared .. Of course, it should be noted that the load capacity of the conditional gate BG and the request gate AG on the number of to be connected memory blocks SB is tuned.
22 A 3 96 --12-22 A 3 96 --12-
3?ür den einzelnen Speicherblock SB ist es unerheblich, woher die Logiksignale am Eingang des Negators NE und am direkten Eingang d des Rücksetzgatters RG stammen, die Reaktion eines jeden Speicherblocks SB darauf ist so, wie sie anhand der Pig, 1 bereits beschrieben wurde. Aus diesem Grunde kann jeder Speicherblock mit einer Zyklusanforderung sämtliche übrigen Speicherblöcke beeinflussen.For the single memory block SB, it does not matter where the logic signals at the input of the inverter NE and at the direct input d of the reset gate RG originate, the reaction of each memory block SB on it is as already described with reference to Pig, FIG. For this reason, each memory block with one cycle request can affect all the remaining memory blocks.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD22439680A DD153457A1 (en) | 1980-10-08 | 1980-10-08 | MULTISTABILITY STATE MEMORY |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD22439680A DD153457A1 (en) | 1980-10-08 | 1980-10-08 | MULTISTABILITY STATE MEMORY |
Publications (1)
Publication Number | Publication Date |
---|---|
DD153457A1 true DD153457A1 (en) | 1982-01-06 |
Family
ID=5526652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DD22439680A DD153457A1 (en) | 1980-10-08 | 1980-10-08 | MULTISTABILITY STATE MEMORY |
Country Status (1)
Country | Link |
---|---|
DD (1) | DD153457A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0435665A1 (en) * | 1989-12-27 | 1991-07-03 | Kawasaki Steel Corporation | Semiconductor integrated circuit and programmable logic device therefor |
-
1980
- 1980-10-08 DD DD22439680A patent/DD153457A1/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0435665A1 (en) * | 1989-12-27 | 1991-07-03 | Kawasaki Steel Corporation | Semiconductor integrated circuit and programmable logic device therefor |
US5084636A (en) * | 1989-12-27 | 1992-01-28 | Kawasaki Steel | Master-slave programmable logic devices |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1462952A1 (en) | Circuit arrangement for implementing logical functions | |
DE2752882A1 (en) | SLIDING REGISTER TIMER | |
DE1950191A1 (en) | Clock circuit | |
DE1524181A1 (en) | Retrieval system for input and output devices of a data processing system | |
DE2228320A1 (en) | ROUND TAX RECEIVER | |
DE2205566A1 (en) | Integrated bistable circuit | |
DE2321200A1 (en) | DEVICE FOR PERFORMANCE OF BOOLEAN CONNECTIONS | |
DE2037023A1 (en) | Digital serial memory | |
DE2834869C3 (en) | Interlock circuit with Josephson elements | |
DD153457A1 (en) | MULTISTABILITY STATE MEMORY | |
DE3501274A1 (en) | COUNTER | |
DE2315201A1 (en) | FLIP-FLOP CIRCUIT | |
DE2414874B2 (en) | SYNCHRONOUS SLIDING REGISTER WITH SERIES AND PARALLEL INPUT AND BASIC INPUT | |
EP0021084B1 (en) | Solid-state integrated semi-conductor memory | |
DE1774168A1 (en) | Transmission and storage stage for shift registers and similar arrangements | |
DD153457B1 (en) | Multistable state memory | |
DE2027991A1 (en) | ||
DE1943977C3 (en) | Electronic clock with a time base delivering electrical impulses of high frequency and an electronic frequency divider | |
DE2002578A1 (en) | Multi-stable circuit | |
DE1549482A1 (en) | Multipurpose register with bistable trigger circuits | |
DE2724032A1 (en) | DIGITAL STORAGE CELL | |
DE2217634C3 (en) | Safety circuit for counting pulses according to the binary number system in digital data processing systems, especially in railway systems | |
DE1462952C (en) | Circuit arrangement for realizing logical functions | |
DE3804969C1 (en) | ||
DE2057800A1 (en) | Toggle switch for disturbed input signals |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ENJ | Ceased due to non-payment of renewal fee |