CZ46499A3

CZ46499A3 - Uvolňování s protokolem pro aktualizaci vyrovnávací paměti (vyklizení L2)

Info

Publication number: CZ46499A3
Application number: CZ99464A
Authority: CZ
Inventors: Ravi Kumar Arimilli; John Steven Dodson; Jerry Don Lewis
Original assignee: International Bisiness Machines Corporation
Priority date: 1998-02-17
Filing date: 1999-02-11
Publication date: 1999-09-15
Also published as: PL331475A1; JPH11328015A; US6195729B1; KR100320978B1; KR19990072593A; JP3434462B2

Description

Oblast techniky

Vynález se týká tématu běžně udělené patentové přihlášky United States sériové č. 09/024316 (č. spisu AT997-436) nazvané Merged Vertical Cache Controller Mechanism a podané 17. února 1998, jejíž obsah je zde zahrnut odkazem.

Vynález se obecně týká vyklízení dat z vyrovnávacích pamětí v systému zpracovávajícím data a zejména vyklízení dat z vyrovnávací paměti v systému zpracovávajícím data, který má víceúrovňovou hierarchii vyrovnávacích pamětí. Ještě podrobněji se tento vynález týká vyklízení dat z jedné vyrovnávací paměti do vyrovnávací paměti logicky v řadě v systému zpracovávajícím data, který má víceúrovňovou hierarchii vyrovnávacích pamětí.

Dosavadní stav techniky

Architektura většiny současných systémů zpracovávajících data obsahuje více úrovní vyrovnávacích pamětí v hierarchii úložného prostoru. Vyrovnávací paměti jsou použity v systémech zpracovávajících data kvůli zajištění rychlejšího přístupu k často používaným datům za doby přístupu spojené se systémovou pamětí a tím zlepšení celkové výkonnosti. Vyrovnávací paměti na jakékoli úrovni v hierarchii úložného prostoru mohou být soukromé (vyhrazené pro lokální procesor) nebo sdílené (přístupné více

76 804

fr	• ··	• fr	fr ·
•	•	fr	• ·	• · «
•	•	fr ·	• « ·	• · ·
fr	•	•	• ·	•
• fr ·	• · fr	• ·	• frfrfr	• ·

procesorům), vyrovnávací paměti na úrovních blíže k procesorům jsou však typicky soukromé. Vyrovnávací paměti úrovně 1 (Ll), ty které jsou logicky nejblíže k procesoru, jsou typicky implementovány jako nedílná část procesoru a mohou být rozděleny na oddělenou vyrovnávací paměť pro data a pro instrukce. Vyrovnávací paměti na nižší úrovni jsou obecně implementovány jako oddělená zařízení, i když úroveň 2 (L2) může být vytvořena na stejném křemíkovém substrátu jako procesor.

V praxi mají víceúrovňové vyrovnávací paměti typicky mnohem větší velikosti, což vyvažuje stále delší zpoždění při přístupu. Menší, rychlejší vyrovnávací paměti jsou používány na úrovních v úložné hierarchii blíže k procesoru nebo procesorům, zatímco větší, pomalejší vyrovnávací paměti jsou používány na úrovních blíže k systémové paměti. Vyrovnávací paměti logicky v řadě ve víceúrovňové hierarchii vyrovnávacích pamětí jsou obecně využívány k dočasnému ukládání dat do a z vyrovnávacích pamětí ve vyšších úrovních úložné hierarchie. Při vynášení dat nebo jejich přenosu ze systémové paměti nebo pamětí na nižší úrovni úložné hierarchie do vyrovnávací paměti na vyšší úrovni v úložné hierarchii se používají pravidla pro nahrazování - typicky pravidlo nahrazení poslední dobou nejméně používaných dat ke zjištění, která místa vyrovnávací paměti by se měla použít k uložení nových dat. Tento proces, který se často nazývá jako aktualizace vyrovnávací paměti, způsobuje zápis všech změněných dat spojených s místem ve vyrovnávací paměti zvolené podle pravidel pro nahrazování (také se nazývá oběť) zpět do nižších úrovní úložné hierarchie. Proces zápisu změněných dat z oběti do systémové paměti nebo do vyrovnávací paměti nižší úrovně se nazývá uvolnění nebo vyklizení.

·* ♦· ♦· ·· *·· ··· * · · · · ♦ • « · ··♦ ··« ♦ · * · • · · ··« «9 ·*

Přístup k systémové paměti má podstatně nižší zpoždění, než je zpoždění spojené s přístupem k jakékoli z vyrovnávacích pamětí v úložné hierarchii. Například přístup k systémové paměti může vyžadovat až čtyřikrát více procesorových cyklů než je potřeba k přístupu k vyrovnávací paměti úrovně 3 (L3) a až 10-15 krát více procesorových cyklů, než se vyžaduje k přístupu do vyrovnávací paměti L2. Proto data uvolněná z vyrovnávací paměti na jakékoli úrovni hierarchie vyrovnávacích pamětí jiné než je nejnižší, jsou s výhodou zapisována do další nižší vyrovnávacích pamětí spíše než do

Například data uvolněná z vyrovnávací paměti L2 jsou typicky zapsána do vyrovnávací paměti L3 soukromou sběrnicí mezi vyrovnávacími pamětmi L2 a L3 spíše než aby se data zapisovala po celé cestě do systémové paměti.

určitou operaci je mají taková uvolnění změněných dat ve vymezené části úložné hierarchie, která není obecně přístupná jiným zařízením v multiprocesorovém systému.

úrovně hierarchie systémové paměti.

Přestože způsobem udržení zpoždění pro minimalizováno, tímto účinek

V systémech, kde jsou data uvolňována z vyrovnávací paměti L2 do vyrovnávací paměti L3 soukromou sběrnicí spojující tyto dvě vyrovnávací paměti, je potřeba kontrola opravným kódem chyb (ECC) v adresáři a vyrovnávací paměti L3 kvůli zajištění zachování integrity dat. To zvyšuje počet požadovaných bitů na sběrnici spojující tyto dvě vyrovnávací paměti. Pokud je například pro přenos dat mezi vyrovnávací pamětí L2 a L3použita 64-bitová datová sběrnice, může se vyžadovat ještě dalších 8 bitů pro kontrolu ECC, což má za následek 72-bitovou sběrnici. Tato větší sběrnice spotřebuje další oblast na substrátu a může vzniknout potřeba jejího • « ·« * ··«· • « · · · · « ··· «·· • · * · « · » ·*· *·· ·· ···· «ο ·· provozu na nižším kmitočtu než u 64-bitové sběrnice.

Byla by tudíž žádoucí schopnost vyklidit data z jedné úrovně vyrovnávací paměti do nižší úrovně vyrovnávací paměti bez požadavku soukromé sběrnice mezi těmito dvěma vyrovnávacími pamětmi nebo ECC kontroly datových přenosů mezi těmito dvěma vyrovnávacími pamětmi. Dále by bylo výhodné zajistit mechanismus pro taková vyklízení dat, která by umožnila viditelnost takových uvolnění sledovací logice jiných zařízení v multiprocesorovém systému.

Podstata vynálezu

Je tudíž jedním předmětem tohoto vynálezu zlepšit způsob a zařízení pro vyklízení dat z vyrovnávacích pamětí v systému zpracovávajícím data.

Je dalším předmětem tohoto vynálezu zlepšit způsob a zařízení pro vyklízení dat z vyrovnávací paměti v systému zpracovávajícím data, který má víceúrovňovou hierarchii vyrovnávacích pamětí.

Je dalším předmětem tohoto vynálezu zlepšený způsob a zařízení pro vyklizení dat z jedné vyrovnávací paměti do vyrovnávací paměti logicky v řadě v systému zpracovávajícím data, který má víceúrovňovou hierarchii vyrovnávacích pamětí.

Výše uvedené předměty jsou dosaženy jak bude nyní popsáno. Při uvolňování dat z první vyrovnávací paměti na úrovni jiné, než je nejnižší ve víceúrovňové hierarchií vyrovnávacích pamětí jsou data zapsána na systémovou « · · · · ♦ « « * · · · · ♦ · ·*««« *«<*·· 9 «»· ··* ♦< *··· ·· · sběrnici a z ní získána zpět do druhé vyrovnávací pamětí na nižší úrovni v hierarchii vyrovnávacích pamětí. Odstraní se tak potřeba soukromé cesty pro data mezi těmito dvěma vyrovnávacími pamětmi a druhá vyrovnávací paměť nemusí být dvojitě připojena. Zaváděcí cesta používaná k aktualizaci druhé vyrovnávací paměti se znovu použije ke zjištění vyklizených dat na systémové sběrnici. Následkem vyklizení dat z první vyrovnávací paměti systémovou sběrnicí neobsahuje druhá vyrovnávací paměť nikdy data, která jsou změněna (M) vzhledem k systémové paměti a jiná zařízení v systému s více procesory se aktualizují dříve. Potřeba kontroly kódem pro opravu chyb (ECC) se odstraní spolu s tím spojenými dodatečnými bity a lze ji nahradit jednoduchou kontrolou parity. Sběrnice do druhé vyrovnávací paměti tudíž vyžaduje méně bitů, spotřebuje menší plochu a může se provozovat na vyšším kmitočtu. Pokud se horizontální zařízení použijí ve shodě s protokolem koherence vyrovnávacích pamětí H-MESI, přecházejí rychleji ze stavu nejistoty (H) do sdíleného stavu (S).

Výše uvedené stejně tak další předměty, znaky a výhody tohoto vynálezu se ozřejmí v následujícím podrobném popisu.

Nové znaky zamýšlené charakteristiky vynálezu budou uvedeny v přiložených nárocích.

Přehled obrázků na výkresech

Vynález bude blíže vysvětlen prostřednictvím konkrétních příkladů provedení znázorněných na výkresech, na kterých představuje • * ·· ·· 49

44 4 4 4 4 4 9 4 4 · « · * 4 9 9 « • ♦ ♦ ♦ ♦ » fe ··· »»· • · · · · a · ata ata ·« a··· >a a* obr. 1 multiprocesorový data zpracovávájící systém podle upřednostňovaného provedení tohoto vynálezu;

obr. 2 logické blokové schéma mechanismu vyklízení položek z vyrovnávací paměti podle upřednostňovaného provedení tohoto vynálezu; a obr. 3 obecný vývojový diagram procesu vyklízení dat z vyrovnávací paměti na vyšší úrovni ve víceúrovňové hierarchii vyrovnávacích pamětí podle upřednostňovaného provedení tohoto vynálezu.

Příklady provedeni, vynálezu

Nyní s odkazem na obrázky a zejména s odkazem na obrázek 1 je znázorněn multiprocesorový data zpracovávající systém podle upřednostňovaného provedení tohoto vynálezu.

Systém 100 zpracovávající data je symetrický multiprocesorový (SMP) systém obsahující množství procesorů 102 a 104, které přednostně obsahují jeden z procesorů série PowerPC™ dostupných u společnosti International Business Machines of Armonk, New York. Přestože jsou ve vzorovém provedení popsány pouze dva procesory, odborníci ocení, že mohou být využity další procesory v multiprocesorovém datovém systému podle tohoto vynálezu.

Každý procesor 102 a 104 obsahuje datovou vyrovnávací paměť 106 a 108 úrovně jedna (Ll) v uvedeném pořadí a instrukční vyrovnávací paměť 110 a 112 Ll v uvedeném pořadí.

Přestože je instrukční a datová vyrovnávací paměť ve • * · * · «ο ·· ♦ · ·♦♦· vzorovém provedení znázorněna jako rozdělená, odborníci poznají, že se může implementovat sjednocená vyrovnávací paměť Ll. Aby se minimalizovalo zpoždění při přístupu k datům, může být implementována jedna nebo více dalších úrovní vyrovnávací paměti v data zpracovávajícím systému 100, jako například vyrovnávací paměť 114 a 116 úrovně dvě (L2) a vyrovnávací paměti 118 a 119 úrovně tři (L3) . Nižší úrovně vyrovnávacích pamětí - L2 a L3 jsou použity k vynášení dat do vyrovnávacích pamětí Ll a mají typicky značně větší úložný prostor avšak delší přístupovou dobu. Například datové vyrovnávací paměti 106 a 108 a instrukční paměti 110 a 112 mohou mít každá úložnou kapacitu 32kB a přístupovou dobu přibližně 1-2 procesorových cyklů. Vyrovnávací paměti 114 a 116 L2 mohou mít úložnou kapacitu 512kB, avšak přístupovou dobu 5 procesorových cyklů, zatímco vyrovnávací paměti L3 118 a 119 mohou mít úložnou kapacitu 4MB, avšak přístupovou dobu větší než 15 procesorových cyklů. Vyrovnávací paměti 114 a 116 L2 a vyrovnávací paměti 118 a 119 L3 tudíž slouží jako mezilehlý úložný prostor mezí procesory 102 a 104 a systémovou pamětí 120, která má typicky mnohem větší úložnou kapacitu, může však mít přístupovou dobu větší než 50 procesorových cyklů.

Jak počet úrovní v hierarchii vyrovnávacích pamětí, tak uspořádání hierarchie vyrovnávacích pamětí použitá v data zpracovávajícím systému 100, se může lišit. Vyrovnávací paměti 114 a 116 L2 v ukázaném příkladu jsou jednoúčelové vyrovnávací paměti připojené mezi svými příslušnými procesory 102 a 104 a systémovou pamětí 120 (systémovou sběrnicí 122). Vyrovnávací paměti 118 a 119 L3 jsou označeny jako postranní vyrovnávací paměti logicky vertikálně k vyrovnávacím pamětem 114 a 116 L2. Následkem toho mohou být data nebo instrukce vyhledány v jedné z vyrovnávacích pamětí • ♦ · ·

114 nebo 116 L2 a v jedné z vyrovnávacích pamětí 118 a 119 L3 zároveň, přestože data nebo instrukce budou získány pouze z vyrovnávací paměti 118 nebo 119 L3 pokud příslušná vyrovnávací paměť 114 nebo 116 L2 nenalezne zatímco vyrovnávací paměť 118 a nebo 119 L3 nalezne shodu. Odborníci poznají, že lze implementovat různé obměny znázorněných úrovní a uspořádání.

118

Vyrovnávací paměti 114 a 116 L2 a vyrovnávací paměti a 119 L3 jsou připojeny k systémové paměti 120 systémovou sběrnicí 122. K systémové sběrnici 122 mohou být také připojena paměťově mapovaná zařízení 124, jako například grafický adaptér zajišťující spojení se zobrazovací jednotkou (není zobrazena} a můstek 126 vstupně/výstupní (I/O) sběrnice. Můstek 126 I/O sběrnice spojuje systémovou sběrnici 122 s I/O sběrnicí 128, která může zajišťovat spojení pro I/O zařízení 130 a energeticky nezávislou paměť 132. Systémová sběrnice 122, můstek 126 I/O sběrnice a I/O sběrnice 128 tudíž tvoří vzájemné propojení spojující připojená zařízení, pro která jsou v oboru známy alternativní implementace. 1/0 zařízení 130 obsahují konvenční periferní zařízení včetně klávesnice, grafického ukazovacího zařízení jako je myš nebo kuličkový ovladač (trackball), zobrazovací jednotku a tiskárnu, které jsou připojeny rozhraním k 1/0 sběrnici 128 konvenčními adaptéry. Energeticky nezávislá paměť 132 může obsahovat jednotku pevného disku a uchovává operační systém a jiný software řídící činnost systému 100, který je zaveden do energeticky závislé systémové paměti 120 odezvou na zapnutí systému 100. Odborníci poznají, že data zpracovávající systém 100 může obsahovat mnoho dalších součástí, které nejsou zobrazeny na obrázku 1, jako například sériové a paralelní porty, připojení k sítím nebo připojeným zařízením, paměťový řadič řídící přístup k systémové paměti 120, atd. Takové úpravy a obměny jsou v duchu a rozsahu tohoto vynálezu.

Typická komunikační transakce na systémové sběrnici 122 obsahuje zdrojové návěští udávající zdroj transakce, cílové návěští, udávající zamýšleného příjemce transakce, adresu a/nebo data. Každé zařízení připojené na systémové sběrnicí 122 přednostně sleduje veškeré komunikační transakce na systémové sběrnici 122, pokud je to nezbytné tak zasahuje do komunikačních transakcí zamýšlených pro jiné příjemce a obnovuje změny v datech systémové paměti zkopírovaných v zařízení pokud to lze provést a pokud je to vhodné.

S odkazem na obrázek 2 je znázorněno logické blokové schéma mechanismu vyklízení položek vyrovnávací paměti podle upřednostňovaného provedení tohoto vynálezu. Mechanismus znázorněný pro účely vysvětlení vynálezu je znázorněn v kontextu vyrovnávacích pamětí 114 a 116 L2, vyrovnávacích pamětí 118 a 119 L3 spojených v uvedeném pořadí s vyrovnávacími pamětmi 114 a 116 L2 a systémovou sběrnicí 122 na obrázku 1. Tento vynález může být však implementován společně s jinými vyrovnávacími pamětmi ve víceúrovňové hierarchii vyrovnávacích pamětí, jako například s datovými vyrovnávacími pamětmi 106 a 108 LI a/nebo instrukčními vyrovnávacími pamětmi 110 a 112 LI. Tento vynález nepoužívá soukromou sběrnici 200 například mezi vyrovnávací pamětí 114 L2 a vyrovnávací pamětí 118 L3 používanou k uloženi dat do vyrovnávací paměti 114 L2. V tomto vynálezu jsou data uvolněná z vyrovnávací paměti 114 L2 zapsána do systémové paměti 120 normální datovou cestou 202 do systémové sběrnice 122. Vyklizená data jsou pak získána cestou 204 vyhledávací logiky do vyrovnávací paměti 118 L3. Vyklizená data mohou být také získána ze systémové sběrnice 122 cestou 206 • · vyhledávací logiky do vyrovnávací paměti 116 L2 a cestou 208 vyhledávací logiky do vyrovnávací paměti 119 L3 používané k uložení dat do vyrovnávací paměti 116 L2. Tento mechanismus vyklízení dat z vyrovnávací paměti L2 může být také implementován podle mechanismu sloučeného řadiče vertikální vyrovnávací paměti popsaném ve výše označené související aplikaci.

Zápisem uvolněných dat z vyrovnávací paměti 114 L2 na systémovou sběrnici 122 a uložením dat zpět do vyrovnávací paměti 118 L3 se odstraní potřeba soukromé nebo postranní datové cesty 200 mezi vyrovnávací pamětí 114 L2 a vyrovnávací pamětí 118 L3. Vyrovnávací paměť 114 L2 má jen jednu datovou cestu, která spojuje vyrovnávací paměť 114 L2 se systémovou sběrnicí 122. Obnovovací cesta 204 pro aktualizaci vyrovnávací paměti 118 L3 je znovu použita ke zjištění uvolněných dat z vyrovnávací paměti 114 L2. Vyrovnávací paměť pro vyrovnávací paměť 118 L3 nemusí být tudíž dvojitě zakončena. Nevyžadují se ECC kontroly v adresáři nebo vyrovnávací paměti pro vyrovnávací paměť 118 L3, což odstraňuje potřebu několika ECC bitů spojených s datovou cestou do vyrovnávací paměti 118 L3. Tyto ECC bity mohou být nahrazeny jedním paritním bitem pro všechny bity v datové cestě do vyrovnávací paměti 118 L3, což zmenší sběrnici do vyrovnávací paměti 118 L3, což bude mít za následek spotřebu menší oblasti křemíku a schopnost práce na vyšším kmitočtu. Chyba parity v ukládání vyklizených dat ze systémové sběrnice 122 se může ošetřit jako chyba, s tím že vyrovnávací paměť 118 L3 následně získá data ze systémové paměti 120.

Protože všechna uvolněná data z vyrovnávací paměti 114

L2 jsou zapisována na systémovou sběrnici 122, jsou « «

vyklizená data zapsána do systémové paměti 120 a do paměťového řadiče. Uvolnění dat systémovou sběrnicí 122 také umožňuje jiným, horizontálním zařízením sběrnice, jako například vyrovnávací paměti 116 L2 a spojené vyrovnávací paměti 119 L3, aktualizovat uvolnění dat z vyrovnávací paměti dříve, nežli ve schématech podle předchozího stavu techniky. Horizontální zařízení, která jsou připojena k vyrovnávací paměti 114 L2 pouze systémovou sběrnicí a mohou být umístěna na libovolné úrovni v hierarchii vyrovnávacích pamětí, mohou získat uvolněná data ze systémové sběrnice 122, a tím se udržet soudržná se systémovou pamětí 120 ve stejné době, kdy je vyrovnávací paměť 118 L3 použita k vyklizení dat do a z vyrovnávací paměti 114 L2.

Následkem toho, že vyrovnávací paměť 114 L2 uvolní data systémovou sběrnicí 122, nebude vyrovnávací paměť 118 L3 nikdy obsahovat data, která jsou změněna (M) vzhledem k systémové paměti 120 podle protokolu koherence vyrovnávacích pamětí MESI. Vyklizení dat z vyrovnávací paměti 114 L2 do systémové sběrnice 122 kvůli získání vyrovnávací pamětí 118 L3 a jinými horizontálními zařízeními dosahuje další výhody v systému implementujícím protokol koherence vyrovnávacích pamětí H-MESI. Jak je podrobně popsáno v U.S. patentové přihlášce sériové č. _ (č. spisu AT9-97-410), který je zde celý zahrnut odkazem, udává nejistý stav (H) protokolu koherence vyrovnávacích pamětí H-MESI, že návěští adresy uložené v poli návěští položky vyrovnávací paměti je platné, ale že spojená datová položka (např. řádka vyrovnávací paměti, nebo sektor vyrovnávací paměti) je neplatná. Protože data jsou uvolněna na systémovou sběrnici, odkud mohou být získána, může být položka vyrovnávací paměti, která je ve stavu H, aktualizována a přejít rychleji do sdíleného stavu (S) . Data jsou tudíž získávána

• to toto	• ·	··	to to

to		*	•	•	to	• to		to
to		• to	•	a to	to to	to v	•	•
•	to		•	«		•		to
• to to	• toto		to«	• « « to	• to	•	to

horizontálními zařízeními zastarávají mnohem méně zařízeních.

v závislosti na poptávce a v takovýchto horizontálních

Nyní s odkazem na obrázek 3 je znázorněn obecnější vývojový diagram procesu uvolňování dat z vyrovnávací paměti ve vyšší úrovni víceúrovňové hierarchie vyrovnávacích pamětí podle upřednostňovaného provedení tohoto vynálezu. Proces může být implementován v data zpracovávajícím systému obsahujícím víceúrovňovou hierarchii vyrovnávacích pamětí jako je například hierarchie zobrazená na obrázcích 1 a 2. Proces začíná krokem 302, který znázorňuje označení oběti podle použitelných pravidel náhrady ve vyrovnávací paměti ve vyrovnávací paměti na úrovni v hierarchii vyrovnávacích pamětí jiné než nejnižší. Proces pak pokračuje krokem 304, který znázorňuje zápis dat ze zvolené oběti na systémovou sběrnici a pak krokem 306, který znázorňuje činnost sběrnice a zápis dat ze zvolené oběti ve vyrovnávací paměti na nižší úrovni hierarchie vyrovnávacích pamětí.

Proces dále pokračuje krokem 308, který znázorňuje zjištění toho, zda položka ve vyrovnávací paměti odpovídající vyklizeným datům vyžaduje aktualizaci v nižší vyrovnávací paměti. Pokud nikoli, proces prostě pokračuje krokem 316, který znázorňuje vyčkávání na další vyklízení vyrovnávací paměti. Pokud však nižší vyrovnávací paměť potřebuje aktualizaci, pokračuje proces ke kroku 310, který znázorňuje zjišťování, zda nastala chyba parity při sledováni vyklizeni vyrovnávací paměti ze systémové sběrnice. Pokud ano, pokračuje proces krokem 312, který znázorňuje ošetření operace získávání jako chybové a aktualizaci nižší vyrovnávací paměti ze systémové paměti. Pokud však není zjištěna žádná chyba parity, pokračuje « « v* ·«*»· * » β * · * ··· ··· v « · β · · · ··« ··♦ ·* ···♦ ·· ·# proces krokem 314, který znázorňuje aktualizaci nižší vyrovnávací paměti ze sledované činnosti sběrnice a pak krokem 316, který znázorňuje nečinnost procesu do dalšího vyklízení.

Přestože data vyklizená z vyrovnávací paměti L2 způsobují delší zpoždění v činnosti systémové sběrnice, jsou zapsána na systémovou sběrnici a poslána zpět do vyrovnávací paměti L3. To odstraňuje potřebu soukromé postranní” datové sběrnice mezi vyrovnávacími pamětmi L2 a L3. Vyžaduje se pouze jedna datová cesta z vyrovnávací paměti L2, která je připojena k systémové sběrnici a vyrovnávací paměť L3 nemusí být dvojitě zakončena. Obnovovací cesta použitá k aktualizaci vyrovnávací paměti L3 je znovu použita ke sledování vyklízených dat z vyrovnávací paměti L2 ze systémové sběrnice. Není také nutná kontrola ECC v adresáři a vyrovnávací paměti L3 a s tím spojená režie. Integrita dat může být ověřena jednoduchou kontrolou parity, způsobující jeden bit režie, přičemž chyby parity jsou ošetřovány jako chyba sledování a vyrovnávací paměť L3 je aktualizována ze systémové paměti.

Protože data z oběti L2 jsou vyklizena jejich zapsáním na systémovou sběrnici, je vyrovnávací paměť L3 vždy koherentní se systémovou pamětí a nikdy neobsahuje data, která jsou změněna vzhledem k systémové paměti. Jiná zařízení v multiprocesorovém systému se aktualizují dříve vyzvednutím vyprázdněných dat ze systémové sběrnice. Při použití protokolu koherence vyrovnávacích pamětí H-MESI přecházejí horizontální zařízení rychleji z přechodného stavu do sdíleného stavu.

Ačkoli byl vynález hlavně ukázán a popsán s odkazem na upřednostňované provedení, odborníkům bude zřejmé, že v něm lze provádět různé změny ve formě a podrobnostech bez odchýlení od duchu a rozsahu vynálezu.

Zastupuje:

Dr. Petr Kalenský v.r.

JUDr. Petr Kalenský advokát

120 00 Praha 2, Hálkova 2

IWy -

Claims

PATENTOVÉ NÁROKY

1. Způsob uvolňování místa ve vyrovnávací paměti v první vyrovnávací paměti v systému zpracovávajícím data obsahující první a druhou vyrovnávací paměť logicky v řadě připojené k systémové paměti systémovou sběrnicí, obsahuj ící:

zvolení oběti v první vyrovnávací paměti;

zápis datové položky ze zvolené oběti do systémové paměti s použitím činnosti systémové sběrnice;

sledování činnosti systémové sběrnice sledovací logikou pro druhou vyrovnávací paměť; a zjištění ze sledované činnosti systémové sběrnice, zda místo v druhé vyrovnávací paměti odpovídající zvolené oběti v první vyrovnávací paměti obsahuje datovou položku.

2. Způsob podle nároku 1, vyznačující se tím, že krok zjištění ze sledované činnosti systémové sběrnice, zda místo ve vyrovnávací paměti ve druhé vyrovnávací paměti odpovídající zvolené oběti v první vyrovnávací paměti obsahuje datovou položku dále obsahuje:

kontrolu stavu koherence spojeného s místem ve vyrovnávací paměti.

3. Způsob podle nároku 1, vyznačující se tím, že dále obsahuje:

odezvou na zjištění, že místo vyrovnávací paměti ve druhé vyrovnávací paměti odpovídající zvolené oběti v první vyrovnávací paměti neobsahuje datovou položku, aktualizaci místa vyrovnávací paměti ve druhé vyrovnávací paměti datovou položkou ze sledované činnosti systémové sběrnice.

76 804

4. Způsob podle nároku 1, vyznačující se tím, že dále obsahuje:

odezvou na zjištění, že místo vyrovnávací paměti v druhé vyrovnávací paměti odpovídající zvolené oběti v první vyrovnávací paměti neobsahuje datovou položku, ověření sledované činnosti systémové sběrnice na chybu parity.

5. Způsob podle nároku 4, vyznačující se tím, že dále obsahuje:

odezvou na zjištění chyby v paritě ve sledované činností systémové sběrnice, ošetření sledované činnosti systémové sběrnice jako chyby.

6. Způsob podle nároku 4, vyznačující se tím, že dále obsahuje:

odezvou na zjištění chyby v paritě ve sledované činnosti systémové sběrnice, zařazení operace do fronty pro získání datové položky ze systémové paměti.

7. Způsob podle nároku 4, vyznačující se tím, že dále obsahuje:

odezvou na nezjištění chyby v paritě ve sledované činnosti sběrnice aktualizace místa ve vyrovnávací paměti ve druhé vyrovnávací paměti datovou položkou ze sledované činnosti systémové sběrnice.

8. Část hierarchie úložného prostoru systému zpracovávajícího data, vyznačující se tím, že obsahuje:

horní vyrovnávací paměť v hierarchii úložného prostoru;

dolní vyrovnávací paměť logicky v řadě mezi horní vyrovnávací pamětí a jinými částmi hierarchie úložného β « * · · · · ««· ««· t· ««*· ·· «· prostoru;

sběrnici připojenou k horní a dolní vyrovnávací paměti a spojující horní a dolní vyrovnávací paměť s jinými částmi hierarchie úložného prostoru;

řídící logiku vyrovnávacích pamětí zapisující datovou položku z horní vyrovnávací paměti na sběrnici po uvolnění místa vyrovnávací paměti v horní vyrovnávací paměti obsahující datovou položku; a sledovací logiku pro dolní vyrovnávací paměť získávající datovou položku ze sběrnice;

9. Zařízení podle nároku 8, vyznačující se tím, že dále obsahuje:

koherenční logiku ověřující stav koherence místa vyrovnávací pamětí v nižší vyrovnávací paměti odpovídající uvolněnému místu vyrovnávací paměti v horní vyrovnávací paměti.

10. Zařízení podle nároku 8, vyznačující se tím, že déle obsahuje:

logiku pro ověřování parity, která ověřuje paritu datové položky získané ze sběrnice.

11. Zařízení podle nároku 10, vyznačující se tím, že sledovací logika zařazuje do fronty operaci kvůli aktualizaci místa vyrovnávací paměti v nižší vyrovnávací paměti odpovídající uvolněnému místu vyrovnávací paměti v horní vyrovnávací paměti z jiných částí hierarchie úložného prostoru pokud je parita sledované datové položky špatná.

12. Zařízení podle nároku 10, vyznačující se tím, že sledovací logika aktualizuje místo vyrovnávací paměti v nižší vyrovnávající paměti odpovídající uvolněnému

A · · AA

• • A A A A • a A A A A A V A A • · A A • • • A A A A A A A A A A • • A A A A A • A · AAA A ♦ • A A A »A A A

místu vyrovnávací paměti v horní vyrovnávací paměti datovou položkou pokud je parita sledované datové položky správná.

13. Zařízení podle nároku 8, vyznačující se tím, že řídící logika vyrovnávací paměti zapisuje datovou položku z horní vyrovnávací paměti na sběrnici po uvolnění místa vyrovnávací paměti pokud je datová položka změněna.

14. Systém zpracovávající data, vyznačující se tím, že obsahuje:

systémovou paměť;

systémovou sběrnici připojenou k systémové paměti; první vyrovnávací paměť připojenou k systémové sběrnici;

druhou vyrovnávací paměť logicky v řadě s první vyrovnávací pamětí v systému zpracovávajícím data;

řídící jednotku vyrovnávací paměti zapisující datovou položku z uvolněného místa vyrovnávací paměti v první vyrovnávací paměti do systémové paměti činností systémové sběrnice na systémové sběrnici; a sledovací logiku pro druhou vyrovnávací paměť sledující činnost systémové sběrnice na systémové sběrnici kvůli zjištění, zda odpovídající místo vyrovnávací paměti ve druhé vyrovnávací paměti odpovídající uvolněnému místu vyrovnávací paměti v první vyrovnávací paměti vyžaduje aktualizaci.

15. Systém zpracovávající vyznačující se tím, že obsahuje vyrovnávací paměť úrovně

16. Systém zpracovávající vyznačující se tím, že

data podle nároku 14, první vyrovnávací paměť dvě. data podle nároku 14, druhá vyrovnávací paměť

obsahuje vyrovnávací paměť úrovně tři.

«· ··

17. Systém zpracovávající data podle nároku 14, vyznačující se tím, že první vyrovnávací paměť obsahuje vyrovnávací paměť úrovně jedna a druhá vyrovnávací paměť obsahuje vyrovnávací paměť úrovně dvě.

18. Systém zpracovávající data podle nároku vyznačující se tím, že dále obsahuje:

14, koherenční logiku ověřující stav koherence odpovídajícího místa vyrovnávací paměti ve druhé vyrovnávací paměti.

19. Systém zpracovávající data podle nároku 14, vyznačující se tím, že dále obsahuje:

logiku ověřující paritu, která ověřuje paritu datové položky získané sledováním ze systémové sběrnice.

20. Systém zpracovávající data podle nároku 19, vyznačující se tím, že sledovací logika aktualizuje odpovídající místo vyrovnávací paměti ve druhé vyrovnávací paměti datovou položkou získanou sledováním ze systémové sběrnice pokud je parita sledované datové položky správná a zařadí operaci do fronty kvůli aktualizaci odpovídajícího místa vyrovnávací paměti ve druhé vyrovnávací paměti ze systémové paměti pokud je parita sledované datové položky nesprávná.

Zastupuje:

Dr. Petr Kalenský v.r.

Seznam vztahových značek

100 systém zpracovávající data 102, 104 procesor 106, 108 datová vyrovnávací paměť Ll 110, 112 instrukční vyrovnávací paměť Ll 114, 116 vyrovnávací paměť L2 118, 119 vyrovnávací paměť L3 120 (energeticky závislá) systémová paměť 122 systémová sběrnice 124 paměťově mapované zařízení 126 můstek 1/0 sběrnice 128 I/O sběrnice 130 I/O zařízení 132 energeticky nezávislou paměť 200 soukromá (postranní) datová cesta 204, 206, 208 cesta vyhledávací logiky

*·· » ·· · · * • · • · ř · ··

AJCój -lj ·· · ·« ·· · * ··

128