CZ300501B6 - Císlicový generátor fázové modulace - Google Patents
Císlicový generátor fázové modulace Download PDFInfo
- Publication number
- CZ300501B6 CZ300501B6 CZ20060797A CZ2006797A CZ300501B6 CZ 300501 B6 CZ300501 B6 CZ 300501B6 CZ 20060797 A CZ20060797 A CZ 20060797A CZ 2006797 A CZ2006797 A CZ 2006797A CZ 300501 B6 CZ300501 B6 CZ 300501B6
- Authority
- CZ
- Czechia
- Prior art keywords
- input
- output
- adder
- bits
- register
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
- H02M3/33515—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters with digital control
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
Zarízení obsahuje ctyri tranzistory propojené pres budicí obvody s výstupy (a, b, c, d) generátoru. Na vstupu do generátoru jsou zadány požadovaná frekvence (F) s poctem bitu N1+1 a fáze (P) s poctem bitu N2+1 a generátor je napojen na hodinový signál (Clk). Frekvence (F), doplnená shora nulami na délku N3+1 bitu, je pripojena na vstup (B) první scítacky (1), která scítá hodnotu na vstupu (A) s hodnotou na vstupu (B). Na vstup (A) první scítacky (1) je pripojen výstup (Q) registru (3) fáze, který má N3+1 bitu. Výstup (Z) první scítacky (1), který má N3+1 bitu je pripojen na vstup (D) registru (3) a nejvyšší bity výstupu (Z) první scítacky (1) v poctu N2+1 jsou pripojeny na vstup (A) druhé scítacky (2), která odecítá hodnotu na vstupu (B) od hodnoty na vstupu (A) a na vstup (B) druhé scítacky (2) je pripojena fáze (P). Nejvyšší bit výstupu (S) druhé scítacky (2) je priveden na vstup (D) registru (4). Nejvyšší bit výstupu (Q) registru (3) je pres zpoždovací linku (5) priveden na první vstup prvního logického clenu (7) a na první vstup druhého logického clenu (8). Nejvyšší bit výstupu (Q) registru (3) je priveden na druhý vstup prvního logického clenu (7) a na druhý vstup druhého logického clenu (8). Výstup (Q) registru (4) je pres zpoždovací linku (6) priveden na první vstup tretího logického clenu (9) a na první vstup ctvrtého logického clenu (10) a také výstup (Q) registru (4) je priveden na druhý vstup tretího logického clenu (9) a na druhý vstup ctvrtého logického clenu (10). První logický clen (7) má výstup (a), který slouží k rízení horního tranzistoru v levém pulmustku, a druhý logický clen (8) má výstup (b), který slouží k rízení
Description
Číslicový generátor fázové modulace
Oblast techniky
Vynález se týká problematiky generování fázové modulace a spadá do oblasti výkonové elektroniky, kde jej lze využít k řízení měničů typu full-bridge, zejména je vhodný pro řízení měničů s rezonanční zátěží.
Dosavadní stav techniky
Fázová modulace je alternativou k pul zně šířkové modulaci pro oblast řízení měničů typu full bridge. Zatímco pulzně šířková modulace je hojně používána již desítky let a existuje pro její implementaci řada obvodů, fázová modulace je poměrně nová a obvodů pro její implementaci je jen málo. Tyto obvody používají většinou analogově číslicový generátor fázové modulace, používající podobný princip generování jako obvody s pulzně šířkovou modulací. Základem je analogový generátor pilového průběhu napětí, jehož výstup je porovnáván s požadovanou hodnotou fáze a dále zpracováván číslicovými obvody. Toto řešení je sice jednoduché, má ale řadu nevý20 hod. Takto realizovaný generátor neumí pracovat v celém rozsahu fáze. Problémem je generovat fázovou modulaci s fází blízkou 0 a 180°. Většinou se tento problém řeší zúžením intervalu generované fáze případně skokovou změnou fáze na okrajích intervalu. Podobně je na tom i druhý způsob generování fázové modulace, a to převod pulzně šířkové modulace na fázovou modulaci. Jako základ se použije některý z mnoha analogových nebo číslicových generátorů pulzně šířkové modulace a výstup se následně převede na fázovou modulaci. K tomuto účelu se používají různé číslicové obvody, postavené například na klopném obvod typu D a poměrně jednoduché kombinační logice. Nevýhodou je opět omezený rozsah generované fáze, protože tyto obvody neumějí převést pulzně šířkovou modulaci se střídou blízkou 0 a 100 %. Druhou nevýhodou obou jmenovaných řešení je problematická změna frekvence generované modulace. U analogově číslicových generátorů je frekvence nastavena vnějšími pasivními součástkami a nelze ji tedy za chodu snadno měnit. V případě použití číslicového generátoru pulzně šířkové modulace s následným převodem na fázovou modulaci lze většinou frekvenci měnit, ale jen v poměrně velkých skocích. Tím jsou tyto metody generování fázové modulace prakticky vyloučeny z použití v měničích s rezonanční zátěží. U těchto měničů je potřeba za běhu jemně dolaďovat pracovní frekvenci tak, aby byla zátěž v rezonanci, případně změnou frekvence mimo oblast rezonance snižovat výstupní výkon měniče. Taktéž generování mrtvých dob, kteréjsou vkládány mezi spínání tranzistorů v měniči, je řešeno analogově. Doby se nastavují vnějšími pasivními součástkami nebojsou nastaveny napevno. To znemožňuje měnit tyto doby za běhu měniče v závislosti na charakteru zátěže a využívat tak plně vlastnosti kvazi-rezonančních metod spínám při nulovém napětí či proudu.
Podstata vynálezu
Číslicový generátor fázové modulace pro řízení měničů typu full—bridge, které obsahují Čtyři tranzistory propojené přes budicí obvody s výstupy generátoru. Podstata vynálezu spočívá v tom, že na vstupu do generátoru jsou zadány požadovaná frekvence s počtem bitů N1+1 a fáze s počtem bitů N2+1. Generátor je napojen na hodinový signál. Frekvence, doplněná shora nulami na délku N3+1 bitů je připojena na vstup první sčítačky, která sčítá hodnotu na vstupu s hodnotou na vstupu. Na vstup první sčítačky je připojen výstup registru fáze, který má N3+1 bitů. Výstup první sčítačky, který má N3+1 bitů, je připojen na vstup registru.
Nejvyšší bity výstupu první sčítačky jsou v počtu N2+1 připojeny na vstup druhé sčítačky, která odečítá hodnotu na vstupu od hodnoty na vstupu, a na vstup druhé sčítačky je připojena fáze. Nejvyšší bit výstupu druhé sčítačky je přiveden na vstup registru.
- 1 CZ 300501 B6
Nejvyšší bit výstupu registruje přes zpožďovací linku přiveden na první vstup prvního logického členu a na první vstup druhého logického členu.
Nejvyšší bit výstupu registru je přiveden na druhý vstup prvního logického členu a na druhý vstup druhého logického členu. Výstup registruje přes zpožďovací linku přiveden na první vstup třetího logického členu a na první vstup čtvrtého logického členu, a také výstup registruje přiveden na druhý vstup třetího logického členu a na druhý vstup čtvrtého logického členu.
První logický člen má výstup, který slouží k řízení horního tranzistoru v levém půlmůstku, a druhý logický člen má výstup, který slouží k řízení dolního tranzistoru v levém půlmůstku, a třetí logický člen má výstup, který slouží k řízení horního tranzistoru v pravém půlmůstku, a čtvrtý logický člen má výstup, který slouží křížení dolního tranzistoru v pravém půlmůstku, a vstupy registrů jsou připojeny na hodinový signál.
V jiné variantě číslicového generátoru fázové modulace je druhá sčítačka nahrazena dvěma sčí15 tačkami tak, že na vstup třetí sčítačky, která odečítá hodnotu na jednom vstupu od hodnoty na druhém vstupu, je připojena frekvence, jež je doplněná shora nulami na délku N3+1 bitů. Na vstup třetí sčítačky je připojena fáze, doplněná zdola nulami na délku N3+1 bitů. Výstup třetí sčítačky, který má N3+1 bitů, je připojen na vstup čtvrté sčítačky, která sčítá hodnotu na vstupu s hodnotou na druhém vstupu. Výstup registruje připojen na vstup čtvrté sčítačky a nejvyšší bit výstupu čtvrté sčítačky je přiveden na vstup registru. Výhodou řešení podle vynálezu je možnost měnit za běhu měniče pracovní frekvenci ve velkém rozsahu a s velmi malým krokem. Dále navržené řešení nejen že umožňuje měnit fázi generované fázové modulace v celém běžně používaném rozsahu 0 až 180°, ale dokonce ji lze měnit v rozsahu 0 až 360° a tím nabízí další možnosti řízem měničů. V případě použití číslicových zpožďovacích linek lze za běhu měniče měnit i mrtvé doby a plně tak přizpůsobovat chod měniče charakteru zátěže. Navíc se celý generátor skládá pouze z číslicových obvodů a je plně číslicově řiditelný. Díky tomu jej lze snadno popsat v jazyce VHDL a je tedy možno jej jednoduše implementovat do programovatelných logických polí nebo přímo jako interní periferii řídicích mikrokontrolérů.
Přehled obrázků na výkresech
Provedení navrhovaného řešení je popsáno s odkazem na výkresy, na kterých je na obr. 1 blokové schéma generátoru s dvojicí sčítaček, na obr. 2 je modifikace s trojicí sčítaček.
Příklady provedení vynálezu
Příklad 1
Číslicový generátor fázové modulace pro řízení měničů typu full-bridge, má 32-bitový registr fáze 3, 32-bitovou první sčítačku 1 a 8-bitovou druhou sčítačku 2. Na vstupu do generátoru jsou zadány požadovaná frekvence F s počtem bitů 24 a fáze P s počtem bitů 8, generátor je taktován hodinovým signálem Clk s frekvencí 150 MHz. Frekvence F je shora doplněna nulami na délku 32 bitů a v první sčítačce i sečtena s 32-bitovým výstupem Q registru fáze 3. Výstup Z první sčítačky 1 je přiveden na datový vstup D registru fáze 3, do kterého je zachytáván s každou náběžnou hranou hodinového signálu Clk. Zároveň je od 8 nejvyšších bitů výstupu Z první sčítačky i odečtena ve druhé sčítačce 2 požadovaná fáze P. Nejvyšší bit výstupu S druhé sčítačky 2 je přiveden na datový vstup D registru 4, do kterého je zachytáván s každou náběžnou hranou hodinového signálu Clk. Nejvyšší bit výstupu Q registru 3 je přiveden na první vstupy logických členů 7 a 8 a také na vstup zpožďovací linky 5, která nastavuje velikost mrtvé doby pro levý půlmůstek. Výstup zpožďovací linky 5 je přiveden na druhé vstupy logických členů 7 a 8. Výstup a prvního logického členu 7 slouží k řízení horního tranzistoru v levém půlmůstku, výstup b logického druhého členu 8 slouží k řízení dolního tranzistoru v levém půlmůstku. Výstup Q
-2CZ 300501 B6 registru 4 je přiveden na první vstupy logických členů 9 a 10 a také na vstup zpožďovací linky 6, která nastavuje velikost mrtvé doby pro pravý půlmůstek. Výstup zpožďovací linky 6 je přiveden na druhé vstupy logických členů 9 a 10. Výstup c třetího logického členu 9 slouží k řízení horního tranzistoru v pravém půlmůstku, výstup d čtvrtého logického členu 10 slouží k řízení dolního tranzistoru v pravém půlmůstku. Parametry generované fázové modulace jsou dány následujícími vztahy:
Výstupní frekvence f generované fázové modulace:
f _ fcík' F z
15010‘F
2“ = 0,0349 F [Hz]
Požadovaná frekvence F nabývá hodnot 0 + (2,v1' -1) tj. 0 až 16777215. Tomu odpovídá maximál ní výstupní frekvence:
fdk í2'*' - O _ 150 · 106 (224 -1) .
— -.V3+1 -.32
585937 [Hz]
Výstupní fáze φ generované fázové modulace:
360
Φ ~ 2W2+1
360 P 28 = 1,4 P [°]
Příklad 2
Číslicový generátor fázové modulace pro řízení měničů typu full-bridge, má 32-bitový registr fáze 3 a 32-bitové sčítačky 1, 21 a 22. Na vstupu do generátoru jsou zadány požadovaná frekvence F s počtem bitů 24 a fáze P s počtem bitů 8, generátor je taktován hodinovým signálem Clk s frekvencí 150 MHz. Frekvence F je shora doplněna nulami na délku 32 bitů a v první sčítačce i sečtena s 32-bitovým výstupem Q registru fáze 3. Výstup Z první sčítačky 1 je přiveden na datový vstup D registru fáze 3, do kterého je zachytáván s každou náběžnou hranou hodinového sig30 nálu Clk. Zároveň je od frekvence F doplněné shora nulami na délku 32 bitů odečtena ve třetí sčítačce 21 požadovaná fáze P doplněná zdola nulami na délku 32 bitů. Výstup R třetí sčítačky 21 je ve čtvrté sčítačce 22 sečten s 32-bitovým výstupem Q registru fáze 3. Nejvyšší bit výstupu S Čtvrté sčítačky 22 je přiveden na datový vstup D registru 4, do kterého je zachytáván s každou náběžnou hranou hodinového signálu Clk. Nejvyšší bit výstupu Q registru 3 je přiveden na první vstupy logických členů 7 a 8 a také na vstup zpožďovací linky 5, která nastavuje velikost mrtvé doby pro levý půlmůstek. Výstup zpožďovací linky 5 je přiveden na druhé vstupy logických členů 7 a 8. Výstup a prvního logického členu 7 slouží k řízení horního tranzistoru v levém půlmůstku, výstup b druhého logického členu 8 slouží k řízení dolního tranzistoru v levém půlmůstku. Výstup Q registru 4 je přiveden na první vstupy logických členů 9 a 10 a také na vstup zpožďovací linky 6, která nastavuje velikost mrtvé doby pro pravý půlmůstek. Vystup zpožďovací linky 6 je přiveden na druhé vstupy logických členů 9 a 10. Výstup c třetího logického členu 9 slouží k řízení horního tranzistoru v pravém půlmůstku, výstup d čtvrtého logického členu LO slouží k řízení dolního tranzistoru v pravém půlmůstku. Parametry generované fázové modulace jsou shodné s parametry uvedenými v příkladu 1.
-3CZ 300501 B6
Seznam vztahových značek
F - vstupní proměnná nastavující frekvenci generované fázové modulace
P- vstupní proměnná nastavující fázi generované fázové modulace CIk - hodinový signál s frekvencí fCik
N1 +1 - počet bitů proměnné F N2+1 - počet bitů proměnné P N3+1 - počet bitů registru fáze 3 io a - výstup řízení horního tranzistoru v levém půlmůstku b - výstup řízení dolního tranzistoru v levém půlmůstku c - výstup řízení horního tranzistoru v pravém půlmůstku d - výstup řízení dolního tranzistoru v pravém půlmůstku tab - mrtvá doba tranzistorů v levém půlmůstku tcd - mrtvá doba tranzistorů v pravém půlmůstku
- první sčítačka s šířkou slova N3+1 bitů
- druhá sčítačka s šířkou slova N2+1 bitů
21- třetí sčítačka s šířkou slova N3+1 bitů
- čtvrtá sčítačka s šířkou slova N3+1 bitů 3- N3+1 bitový registr fáze
- 1 bitový registr
- zpožďovací linka se zpožděním tab
6- zpožďovací linka se zpožděním Cd
7, 9 - logické členy AND
8, 10 -logické členy NOR
A, B - vstupy sčítaček
R, S, Z - výstupy sčítaček
D - datové vstupy registrů
Q - výstupy registrů
C - hodinové vstupy registrů
Claims (2)
- PATENTOVÉ NÁROKY1. Číslicový generátor fázové modulace pro řízení měničů typu full-bridge, které obsahují čtyři tranzistory propojené přes budicí obvody s výstupy (a, b, c, d) generátoru, vyznačující se t í m , že na vstupu do generátoru jsou zadány požadovaná frekvence (F) s počtem bitů N1 + 1 a fáze (P) s počtem bitů N2+I a zároveň je generátor napojen na hodinový signál (Clk), přičemž45 frekvence (F), doplněná shora nulami na délku N3+1 bitů, je připojena na vstup (B) sčítačky (1), která sčítá hodnotu na vstupu (A) s hodnotou na vstupu (B), a na vstup (A) první sčítačky (1) je připojen výstup (Q) registru (3) fáze, který má N3+1 bitů a výstup (Z) první sčítačky (1), který má N3+I bitů je připojen na vstup (D) registru (3) a zároveň jsou nejvyšší bity výstupu (Z) první sčítačky (1) v počtu N2+1 připojeny na vstup (A) druhé sčítačky (2), která odečítá hodnotu na50 vstupu (B) od hodnoty na vstupu (A), a na vstup (B) druhé sčítačky (2) je připojena fáze (P), nejvyšší bit výstupu (S) druhé sčítačky (2) je přiveden na vstup (D) registru (4), nejvyšší bit výstupu (Q) registru (3) je přes zpožďovací linku (5) přiveden na první vstup prvního logického členu (7) a na první vstup druhého logického členu (8) a také nejvyšší bit výstupu (Q) registru (3) je přiveden na druhý vstup prvního logického členu (7) a na druhý vstup druhého logického členu55 (8) a výstup (Q) registru (4) je přes zpožďovací linku (6) přiveden na první vstup třetího logic-4CZ 300501 B6 kého Členu (9) a na první vstup čtvrtého logického členu (10) a také výstup (Q) registru (4) je přiveden na druhý vstup třetího logického členu (9) a na druhý vstup Čtvrtého logického členu (10), první logický člen (7) má výstup (a), který slouží k řízení horního tranzistoru v levém půlmůstku, a druhý logický člen (8) má výstup (b), který slouží k řízení dolního tranzistoru v levém5 půl můstku, a třetí logický člen (9) má výstup (c), který slouží k řízení horního tranzistoru v pravém půlmůstku, a čtvrtý logický člen (10) má výstup (d), který slouží k řízení dolního tranzistoru v pravém půlmůstku, a dále vstupy (C) registrů (3, 4) jsou připojeny na hodinový signál (Clk).
- 2. Číslicový generátor fázové modulace podle nároku 1,vyznačující se tím, že druio há sčítačka (2) je nahrazena sčítačkami (21) a (22) tak, že na vstup (A) třetí sčítačky (21), která odečítá hodnotu na vstupu (B) od hodnoty na vstupu (A), je připojena frekvence (F), doplněná shora nulami na délku N3+1 bitů, a na vstup (B) třetí sčítačky (21) je připojena fáze (P) doplněná zdola nulami na délku N3+1 bitů, výstup (R) třetí sčítačky (21), který má N3+1 bitů, je připojen na vstup (B) čtvrté sčítačky (22), která sčítá hodnotu na vstupu (A), s hodnotou na vstupu (B), a15 zároveň je výstup (Q) registru (3) připojen na vstup (A) čtvrté sčítačky (22) a nejvyšší bit výstupu (S) čtvrté sčítačky (22) je přiveden na vstup (D) registru (4).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CZ20060797A CZ300501B6 (cs) | 2006-12-14 | 2006-12-14 | Císlicový generátor fázové modulace |
| US11/955,222 US7480155B2 (en) | 2006-12-14 | 2007-12-12 | Digital generator of phase shift modulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CZ20060797A CZ300501B6 (cs) | 2006-12-14 | 2006-12-14 | Císlicový generátor fázové modulace |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CZ2006797A3 CZ2006797A3 (cs) | 2008-06-25 |
| CZ300501B6 true CZ300501B6 (cs) | 2009-06-03 |
Family
ID=39529827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ20060797A CZ300501B6 (cs) | 2006-12-14 | 2006-12-14 | Císlicový generátor fázové modulace |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7480155B2 (cs) |
| CZ (1) | CZ300501B6 (cs) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102838A1 (en) | 2010-02-19 | 2011-08-25 | Hewlett-Packard Development Company, L.P. | Generation of adjustable phase reference waveform |
| CN102427350B (zh) * | 2011-11-29 | 2014-07-23 | 上海新进半导体制造有限公司 | 一种pwm信号移相电路及控制方法 |
| CN104811081A (zh) * | 2015-04-14 | 2015-07-29 | 汪水仿 | 恒定移相全桥软开关技术 |
| KR102060240B1 (ko) * | 2018-03-12 | 2019-12-27 | 한국과학기술원 | 엘리먼트 레벨 디지털 위상 어레이 아키텍처를 위한 소프트웨어 정의 무선을 이용한 디지털 위상 쉬프팅 방법 및 디지털 위상 쉬프터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309005A (ja) * | 1987-06-11 | 1988-12-16 | Toshiba Corp | 位相変調回路 |
| CS344991A3 (en) * | 1990-11-16 | 1992-06-17 | Philips Nv | Digital circuit for approximate execution of gmsk modulation |
| US5198971A (en) * | 1991-08-15 | 1993-03-30 | Recker Bradley J | Separation control for multiphase plural inverter system |
| US7362152B2 (en) * | 2004-03-24 | 2008-04-22 | Texas Instruments Incorporated | Apparatus and method for digital phase control of a pulse width modulation generator for microprocessor/DSP in integrated circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590033A (en) * | 1988-09-02 | 1996-12-31 | Yamaha Corporation | Power source apparatus |
| GB2327818B (en) * | 1997-07-29 | 2001-10-17 | Gec Alsthom Ltd | Switching control arrangement |
| US6009007A (en) * | 1998-02-12 | 1999-12-28 | Industrial Technology Research Institute | Pulse-density-modulated controller with dynamic sequence |
| EP1137162B1 (en) * | 2000-03-23 | 2005-02-16 | STMicroelectronics S.r.l. | Analog/digital PWM control circuit of a winding |
| GB0100449D0 (en) * | 2001-01-09 | 2001-02-21 | Vries Ian D De | Low-loss capacitance driver circuit |
-
2006
- 2006-12-14 CZ CZ20060797A patent/CZ300501B6/cs not_active IP Right Cessation
-
2007
- 2007-12-12 US US11/955,222 patent/US7480155B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309005A (ja) * | 1987-06-11 | 1988-12-16 | Toshiba Corp | 位相変調回路 |
| CS344991A3 (en) * | 1990-11-16 | 1992-06-17 | Philips Nv | Digital circuit for approximate execution of gmsk modulation |
| US5198971A (en) * | 1991-08-15 | 1993-03-30 | Recker Bradley J | Separation control for multiphase plural inverter system |
| US7362152B2 (en) * | 2004-03-24 | 2008-04-22 | Texas Instruments Incorporated | Apparatus and method for digital phase control of a pulse width modulation generator for microprocessor/DSP in integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US7480155B2 (en) | 2009-01-20 |
| US20080151990A1 (en) | 2008-06-26 |
| CZ2006797A3 (cs) | 2008-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7554372B1 (en) | Digital dead-time controller for pulse width modulators | |
| US7924197B1 (en) | Method for reducing current consumption of digital-to-analog conversion, and associated tri-state current digital-to-analog converter | |
| CZ300501B6 (cs) | Císlicový generátor fázové modulace | |
| JP2013539272A5 (cs) | ||
| US8901981B2 (en) | Multi-stage phase mixer circuit using fine and coarse control signals | |
| TWI532323B (zh) | 數位脈波寬度產生器及其產生方法 | |
| CN107017889A (zh) | 一种逐次逼近式模数转换器 | |
| US20050280442A1 (en) | Semiconductor integrated circuit | |
| CN207884599U (zh) | 分频电路 | |
| Guo et al. | Digital PWM controller for high-frequency low-power DC-DC switching mode power supply | |
| JP4083884B2 (ja) | Ｐｌｌ回路及びｐｌｌ回路を内蔵した半導体集積回路 | |
| ITVA990003A1 (it) | Stadio di uscita di potenza a commutazione con minimazzione della "zona morta" e possibilita' di parallelizzazione sincrona delle uscite | |
| US9780770B2 (en) | Control unit for a bridge circuit, and related method and integrated circuit | |
| JP5491454B2 (ja) | パラレル−シリアル変換回路 | |
| US7603398B2 (en) | Data converter and a delay threshold comparator | |
| JP6098342B2 (ja) | コンパレータ | |
| US20110084749A1 (en) | Method and apparatus for generating a modulated waveform signal | |
| Vezyrtzis et al. | Designing pipelined delay lines with dynamically-adaptive granularity for low-energy applications | |
| Thirumurugan et al. | VLSI based space vector pulse width modulation switching control | |
| KR101068628B1 (ko) | 클럭 발생 회로 | |
| Wang et al. | CPLD-Based Circuit Design of IGBT Dead-Time Compensation | |
| Arbit et al. | A DSP-controlled PWM generator using field programmable gate array | |
| Rashidi | FPGA implementation of digital controller for simple and maximum boost control of three phase Z-source inverter | |
| Sun et al. | Design of three-phase SPWM inverter controller based on FPGA | |
| Li et al. | Achieve Delayed Protection for Three-Level Inverter With CLB |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Patent lapsed due to non-payment of fee |
Effective date: 20161214 |