CS260825B1

CS260825B1 - Record and read memory connection with redundancy feed

Info

Publication number: CS260825B1
Application number: CS868963A
Authority: CS
Inventors: Arnost Dittrich; Vladimir Vanek
Original assignee: Arnost Dittrich; Vladimir Vanek
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1989-01-12
Also published as: CS896386A1

Abstract

Je řešeno zapojení paměti pro,zápis a čtení se zálohovaným napájeném. Účelem řešení je uchování obsahu pamětovýoh bloků i v případě výpadku sílového napájení. Uchování informace v pamětovýoh blocích je zabezpečeno zálohovacím zdrojem napá jení a obvodem pro vyhodnocení ztráty napájecího napětí. Pomocí hradel s otevřeným kolektorem jsou v případě vyhodnocení ztráty napájecího napětí blokovány uvolňovací vstupy pamětovýoh bloků. Ze zálohovacího zdroje jsou při výpadku sítového napájení napájeny pouze pamětove bloky. Je popsáno výhodné provedení zapojení paměti pro zápis a čtení.The connection of memory for, write is solved and reading with backed up power. Purpose the solution is to keep the contents of the memory blocks even in case of power failure. Keeping information in memory blocks it is secured by a backup power supply power supply circuit and circuit to evaluate power loss Tension. Using the Open Gate collector are in case of evaluation loss of supply voltage blocked release inputs of memory blocks. From backup the power supplies are in a power failure power supply only memory blocks. A preferred embodiment of the memory connection is described for writing and reading.

Description

Vynález se týká zapojení paměti pro zápis a čtení se zálohovaným napájením.The present invention relates to a backup power supply write-read memory.

Mikroproceso^é systémy jsou pro svou činnost nezbytně vybaveny paměíovými obvody pro zápis a čtení označovanými RWM.Microprocessor systems are necessarily equipped with RWM read / write memory circuits.

Pro řízení soustav v reálném čase je nezbytné uchování řady údajů i v případě výpadku sítového napájení· To vyžaduje použití paměti se zálohovaným napájením, lešení pamětových modulů je závislé na vlastnostech pamětových prvků i vlastnostech řídicích signálů dostupných na sběrnici mikroprocesorového systému. Jsou známa napájení paměti se zálohovaným napájením, jejichž uspořádání je vázáno na určitý mikroprocesorový systém. Obvody vyhodnocující výpadek napájení jsou komplikované a jednoduché verze těchto obvodů je nutné během výpadků napájet ze zdroje pro zálohování.Keeping a lot of data even in the event of a power failure is essential for real-time control of systems. This requires the use of backed-up memory, the scaffolding of memory modules depends on the features of the memory elements and control signal features available on the microprocessor bus. It is known to supply back-up memory memories whose arrangement is tied to a particular microprocessor system. Power failure evaluation circuits are complicated and simple versions of these circuits must be powered from a backup power supply during power outages.

Uvedené nevýhody odstraňuje zapojení paměti pro zápis a čtení ae zálohovaným napájením podle vynálezu,sestávájící z pamětových obvodů, logických integrovaných obvodů, perifer·? nich obvodů, kondenzátorů, odporů, diod, tranzistorů a baterie. Podstata vynálezu spočívá v tom, že první, druhý _T třetí, čtvrtý a pátý vstup logického členu jsou spojeny se sběrnicí řídicích signálů. Přitom drhhý vstup logického členu je spojen současně s prvním vstupem prvního hradla i se sedmým vstupem budiče přijímače dat. První vstup logického členu je přitom současně spojen s druhým vstupem prvního hradla, 8 prvním vstupem druhého hradla i s druhým vstupem třetího hradla a přes první odpor s druhým vstupem druhého hradla, jenž je současně přes první kondenzátor spojen se svorkou nulového potenciálu. Výstup prvního hradla je spojen přes druhý odpor s kladnou napájecí svorkou a současně s druhým vstupem desátého hradla. Výstup logického členu je spojen se vstupem prvního invertoru, jehož výstup jeThese disadvantages are overcome by the wiring of the read / write memory and the backup power supply according to the invention, consisting of memory circuits, logic integrated circuits, peripherals. circuits, capacitors, resistors, diodes, transistors and batteries. The principle of the invention is that the first, second _T, third, fourth and fifth inputs of the logic element are connected to a control signal bus. At the same time, the coarse input of the logic element is connected simultaneously to the first input of the first gate and to the seventh input of the data receiver exciter. The first input of the logic element is simultaneously connected to the second input of the first gate, the first input of the second gate and the second input of the third gate, and through the first resistor to the second input of the second gate, which is connected to the zero potential terminal. The output of the first gate is connected via a second resistor to the positive power terminal and simultaneously to the second input of the tenth gate. The output of the logic is connected to the input of the first inverter whose output is

260 82S připojen přes druhý kondenzátor na druhý vstup jedenáctého hradla, jenž je přes sedmnáctý odpor spojen se svorkou nulového poteciálu, se kterou je též spojena anoda páté diody paralelně připojené k sedmnáctému odporu. První vstup jedenáctého hradla je spojen s výstupem dvanáctého hradla, k jehož prvnímu vstupu je připojena třetí svorka. Druhý vstup dvanáctého hradla je spojen s výstupem jedenáctého hradla a současně s druhým vstupem třináctého hradla, jehož první vstup je spojen s výstupem prvního hradla. Výstup třetího hradla je spojen se vstupem druhého invertoru, jehož výstup je qoojen s druhým vstupem čtrnáctého hradla, jehož první vstup je zapojen na čtvrtý výstup druhého adresovacího pole. Výstup čtrnáctého hradla je spojen s pátým hradlovacím vstupem druhého adresovacího dekodéru, jehož šestý vstup je spojen s první svorkou pro připojení, kladného napájecího napětí. Čtvrtý vstup druhého adresovacího dekodéru je zapojen na výstup prvního adresovacího pole, přičemž jeho první, druhý a třetí vstup jsou spojeny s druhým segmentem adresové sběrnice. První až osmý výstup druhého adresovacího dekodéru jsou spojeny vždy s příslušným prvním až osmým vstupy druhého adresovacího pole. První, druhý a třetí vstupy prvního adresovacího dekodéru jsou spojeny s prvním segmentem adresové sběrnice. Čtvrtý hradlovací vstup prvního adresového dekodéru je zapojen na výstup třináctého hradla. Pátý vstup prvního adresového dekodéru je spojen se svorkou nulového potenciálu. Šestý vsjtiij^jprvního adresového dekodéru je spojen se čtvrtou svorkou pro/Feset. První až osmý výstupy prvního adresového dekodéru jsou spojeny s prvním až osmým výstupy prvního adresovacího pole. První výstup druhého adresovacího pole je spojen se vstupem třetího invertoru a se čtvrtým vstupem desátého hradla. Druhý výstup druhého adresovacího pole je spojen se vstupem čtvrtého invertoru a se třetím vstupem desátého hradla. Třetí výstup druhého adresovacího pole je spojen se vstupem pátého invertoru a s druhým vstupem devátého hradla. Čtvrtý výstup druhého adresovacího pole je spojen se vstupem šestého invertoru a s prvním vstupem devátého hradla, jehož výstup je zapojen na první vstup monostabilního obvodu a současně na prvníThe 260 82S is connected via a second capacitor to the second input of the eleventh gate, which is connected via a seventeenth resistor to a terminal of zero potential, to which is also connected an anode of a fifth diode parallel connected to the seventeenth resistor. The first input of the eleventh gate is connected to the output of the twelfth gate, to which the first input is connected a third terminal. The second entrance of the twelfth gate is connected to the exit of the eleventh gate and at the same time to the second entrance of the thirteenth gate, the first entrance of which is connected to the exit of the first gate. The output of the third gate is coupled to the input of the second inverter whose output is qoojed to the second input of the fourteenth gate, the first input of which is connected to the fourth output of the second address field. The output of the fourteenth gate is coupled to the fifth gating input of the second addressing decoder, the sixth input of which is connected to the first terminal for connecting the positive supply voltage. The fourth input of the second addressing decoder is connected to the output of the first addressing field, its first, second and third inputs being connected to the second address bus segment. The first to eighth outputs of the second addressing decoder are each associated with the respective first to eighth inputs of the second addressing field. The first, second and third inputs of the first address decoder are coupled to the first address bus segment. The fourth gate input of the first address decoder is connected to the output of the thirteenth gate. The fifth input of the first address decoder is coupled to the zero potential terminal. The sixth of the first address decoder is coupled to the fourth terminal for / Feset. The first to eighth outputs of the first address decoder are coupled to the first to eighth outputs of the first address field. The first output of the second address field is coupled to the input of the third inverter and the fourth input of the tenth gate. The second output of the second address field is coupled to the input of the fourth inverter and the third input of the tenth gate. The third output of the second addressing field is coupled to the input of the fifth inverter and the second input of the ninth gate. The fourth output of the second addressing field is connected to the input of the sixth inverter and to the first input of the ninth gate, the output of which is connected to the first input of the monostable circuit and at the same time to the first

- 3 260 82S vstup desátého hradla, jehož výstup je připojen k prvnímu vstupu budiče přijímače dat, jehož sběrnicový vstup je spojen s datovou sběrnicí a jehož datový Výstup je současně spojen s datovými vstupy prvního, druhého, třetího i čtvrtého pamětových bloků, jejichž třetí vstupy jsou všechny spojeny se třetím segmentem adresové sběrnice a jejichž výstupy jsou všechny připojeny na datový vstup budiče přijímače dat. Výstup druhého hradla je spojen paralelně se vstupem sedmého invertoru, s prvním vstupem čtvrtého hradla, přes třetí odpor s první svorkou kladného napájecího napětí a přes šestý kondenzátor se svorkou nulového potenciálu. Druhý vstup čtvrtého hradla je spojen paralelně s prvním vstupem třetího hradla, přes čtvrtý odpor s první svorkou pro kladné napájecí napětí a přes spínač se svorkou nulového potenciálu. Výstup čtvrtého hradla je spojen přes pátý odpor s první svorkou pro kladné napájecí napětí a paralelně s druhým vstupem prvního paměíového bloku. Výstup sedmého invertoru je spojen přes šestý odpor s první svorkou pro kladné napájecí napětí a paralelně s druhým vstupem druhého paměíového bloku, s druhým vstupem třetího paměíového bloku a s druhým vstupem čtvrtého paměíového bloku. Druhý a třetí vstup monostabilního obvodu jsou spojeny paralelně a na svorku nulového potenciálu. Pátý vstup monostabilního obvodu je spojen přes sedmý kondenzátor s jeho šestým vstupem, jenž je přes sedmý odpor spojen s první svorkou pro kladné napájecí napětí. Výstup monostabilního obvodu je připojen na vstup osmého inveřtoru, jehož výstup je spojen přes osmý odpor s první svorkou pro kladné napájecí napětí a paralelně s pátou svorkou pro signál READY. Emitor prvního tranzistoru je spojen jednak s katodou první diody, jejíž anoda je připojena na první svorku pro kladné napájecí napětí, jednak přes třetí kondenzátor s anodou druhé diody, jež je přes devátý odpor spojena s emitorem druhého tranzistoru a se svorkou nulového potenciálu. Kolektor prvního tranzistoru je spojen paralelně s katodou druhé diody a přes desátý odpor s bází druhého tranzistoru. Báze prvního tranzistoru je spojena přes jedenáctý odpor s první svorkou pro kladné napájecí napětí a přes čtvrtý kondenzátor s emitorem druhého tranzistoru, jehož kolektor je připojen na první vstup pátého hradla. První vstup šestého hrad- 4 280 825 la, první vstup sedmého hradla a první vstup osmého hradla jsou spojeny paralelně a přes dvanáctý odpor jsou spojeny s první svorkou pro kladné napájeoí napětí, ke které je*též připojena anoda třetí diody, jejíž katoda je spojena paralelně se šestou svorkou pro zálohovací napětí, s katodou čtvrté diody, s napájecími vstupy prvního, druhého, třetího i čtvrtého paměťových bloků a přes pátý kondenzátor se svorkou nulového potenciálu. Anoda čtvrté diody je spojena s’ kladným pólem zálohovací baterie, jejíž záporný pól je připojen ke svorce nulového potenciálu. Výstup šestého inventoru je spojen s druhým vstupem pátého hradla, jehož výstup· je spojen jednak přes třináctý odpor se šestou svorkou pro zálohovací napětí, jednak paralelně s prvním vstupem prvního paměťového bloku. Výstup pátého invertoru je φojen s druhým vstupem šestého hradla, jehož výstup je spojen jednak s prvním vstupem druhého paměťového bloku a jednak přes čtrnáctý odpor s první svorkou pro kladné zálohovací napětí. Výstup čtvrtého invertoru je spojen s druhým vstupem sedmého hradla, jehož výstup je spojen jednak s prvním vstupem třetího paměťového bloku a jednak přes patnáctý odpor se šestou svorkou pro zálohovací napětí. Výstup třetího invertoru je spojen s druhým vstupem osmého hradla, jehož výstup je spojen jednak s prvním vstupem čtvrtého paměťového bloku a jednak přes šestnáctý odpor se šestou svorkou pro zálohovací napětí.- 3 260 82S tenth gate input, the output of which is connected to the first input of the data receiver exciter whose bus input is connected to the data bus and whose data output is simultaneously connected to the data inputs of the first, second, third and fourth memory blocks, the third inputs they are all connected to a third address bus segment and the outputs of which are all connected to the data input of the data receiver exciter. The output of the second gate is connected in parallel with the input of the seventh inverter, with the first input of the fourth gate, through the third resistor with the first positive supply voltage terminal and through the sixth capacitor with the zero potential terminal. The second input of the fourth gate is connected in parallel with the first input of the third gate, through the fourth resistor to the first terminal for positive supply voltage and through the switch to the zero potential terminal. The output of the fourth gate is connected via a fifth resistor to the first terminal for positive supply voltage and parallel to the second input of the first memory block. The output of the seventh inverter is coupled via a sixth resistor to a first positive supply voltage terminal and parallel to the second input of the second memory block, the second input of the third memory block, and the second input of the fourth memory block. The second and third monostable circuit inputs are connected in parallel and to the zero potential terminal. The fifth input of the monostable circuit is connected via a seventh capacitor to its sixth input, which is connected via a seventh resistor to a first terminal for a positive supply voltage. The output of the monostable circuit is connected to the input of the eighth inverter, whose output is connected via the eighth resistor to the first terminal for positive supply voltage and parallel to the fifth terminal for the READY signal. The emitter of the first transistor is connected both to the cathode of the first diode, the anode of which is connected to the first terminal for positive supply voltage, and through the third capacitor to the anode of the second diode connected to the emitter of the second transistor and to the zero potential terminal. The collector of the first transistor is connected in parallel to the cathode of the second diode and via a tenth resistor to the base of the second transistor. The base of the first transistor is connected via an eleventh resistor to a first terminal for positive supply voltage and through a fourth capacitor to an emitter of a second transistor whose collector is connected to the first input of the fifth gate. The first input of the sixth gate, 4,280,825 la, the first input of the seventh gate, and the first input of the eighth gate are connected in parallel and connected via a twelfth resistor to the first positive voltage terminal to which the anode of the third diode is connected. parallel to the sixth backup voltage terminal, the cathode of the fourth diode, the power inputs of the first, second, third, and fourth memory blocks and through the fifth capacitor with the zero potential terminal. The anode of the fourth diode is connected to the positive pole of the backup battery, the negative pole of which is connected to the zero potential terminal. The output of the sixth inventory is coupled to the second input of the fifth gate, the output of which is connected via a thirteenth resistor to the sixth backup voltage terminal, and in parallel with the first input of the first memory block. The output of the fifth inverter is connected to the second input of the sixth gate, the output of which is connected both to the first input of the second memory block and through the fourteenth resistor to the first terminal for positive backup voltage. The output of the fourth inverter is connected to the second input of the seventh gate, the output of which is connected both to the first input of the third memory block and through the fifteenth resistor to the sixth terminal for the backup voltage. The output of the third inverter is connected to the second input of the eighth gate, the output of which is connected both to the first input of the fourth memory block and through the 16th resistor to the 6th backup voltage terminal.

Zapojení paměti pro zápis a čtení se základovým napájením podle vynálezu výhodně zabezpečuje zachování informací v paměti při malém nároku na odběr ze zdroje pro zálohování. Zabezpečuje tento účel i v mikropočítačových systémech, jejichž sběrnice má omezený počet řídících signálů. Umožňuje zapsání a čtení dat v jednokilobytových blocích a udržení zapsané informace i po výpadku síťového napájení mikropočítače.Zachování informace je jednak zabezpečeno zálohovacím zdrojem napájení a jednak obvodem pro vyhodnocení ztráty napájecího napětí. V případě ztráty napájecího napětí tento obvod blokuje uvolňovací signály paměti, a tím zamezuje možnosti přepsání jejího obsahu během zhroucení činnosti mikropočítače. Přitom ze zálohovacího zdroje jsou v takovém případě napájeny pouze paměťové obvody. Paměť je dáleThe underlying power supply of the write-read memory of the present invention advantageously ensures that the information in the memory is maintained with little demand for back-up power. It also provides this purpose in microcomputer systems whose bus has a limited number of control signals. It enables writing and reading data in single-byte blocks and keeping the written information even after the mains power failure of the microcomputer. The information is maintained by the backup power supply and by the circuit for evaluation of the supply voltage loss. In the event of a loss of supply voltage, this circuit blocks memory release signals, thus preventing the possibility of overwriting its contents during the breakdown of the microcomputer operation. In this case, only the memory circuits are supplied from the backup source. Memory is further

280 825 vybavena obvodem umožňujícím dodatečné manuální zablokování dalšího zápisu do některých paměťových bloků po zapsání dat, které je potřebné vkládat do paměti, ale během dalšího provozu mikropočítače již nesmí dojít k jejich změně. Přo paměťové prvky s menší rychlostí je paměť vybavena obvodem generujícím zpožděný signál READY pro procesor. Adresový dekodér je zapojen pro volbu adresy v plné šíři adresového prostoru s možností umístění počáteční adresy s rozlišitelností jeden kilobyte. Adresový dekodér je řízen obvodem, který zpracovává signály řídící sběrnice pro zápis, čtení a přerušení,a tím umožňuje činnost paměti i v systémech, které neobsahují všechny signály nutné pro řízení adresování.280 825 is equipped with a circuit enabling additional manual blocking of further writing to some memory blocks after writing the data that need to be entered into memory, but they must not be changed during further operation of the microcomputer. For slower memory elements, the memory is equipped with a circuit generating a delayed READY signal for the processor. An address decoder is wired to select an address in the full width of the address space with the possibility of placing a starting address with a resolution of one kilobyte. The address decoder is controlled by a circuit that processes control, read, and interrupt control bus signals, thereby enabling memory operation even in systems that do not contain all the signals necessary for addressing control.

Příklad zapojení pro zápis a čtení se zálohovaným napájením je znázorněn na připojeném výkrese.An example of a write-read connection with a back-up power supply is shown in the attached drawing.

Logický člen 59 je spojen se sběrnicí řídících signálů 11 svým prvním vstupem pro signál MW zápisu do paměti, svým druhým vstupem pro signál MR čtení z paměti, svým třetím vstupem pro signál IOW zápisu do výstupního zařízení, svým čtvrtým vstupem pro signál IOR pro čtení z výstupního zařízení a svým pátým vstupem pro kvitovací signál přerušení INTA. Šestý, sedmý a osmý vstupy logického členu 59 jsou propojeny paralelně a s první svorkou 1 pro kladné napájecí napětí. Druhý vstup logického členu 59 je přitom paralelně spojen s prvním vstupem prvního hradla 49 a s druhým vstupem budiče přijímače dat 64. První vstup logického členu 59 je přitom paralelně spojen s druhým vstupem prvního hradla 49. s prvním vstupem druhého hradla 50, s druhým vstupem třetího hradla 51 a přes první odpor 35 s druhým vstupem druhého hradla 50, jenž je přes první kondenzátor 36 spojen se svorkou nulového potenciálu 2. Výstup prvního hradla 49 je spojen přes durhý odpor 37 s první svorkou 1 pro kladné napájecí napětí a paralelně s druhým vstupem desátého hradla 58. Výstup logického členu 59 na jeho deváté pozici je spojen se vstupem prvního invertoru 60, jehož výstup je připojen přes druhý kondenzátor 42 na druhý vstup jedenáctého hradla 76. jenž je přes sedmnáctý odpor 40 spojen se svorkou nulového potenciálu 2, se kterou je též spojena anoda páté diody 41, para- 6 260 825 lelně připojené k sedmnáctému odporu 40. První vstup jedenáctého hradla 76 je spojen s výstupem dvanáctého hradla 61. k jehož prvnímu vstupu je připojena třetí svorka 3 signálu strobe a jehož druhý vstup je spojen s výstupem jedenáctého hradla 76 a s druhým vstupem třináctého hradla 75, jehož první vstup je spojen s výstupem prvního hradla 49« Výstup třetího hradla 51 je spojen se vstupem druhého invertoru 74. jehož výstup je spojen s druhým vstupem čtrnáctého hradla 77. jehož první vsvap je připojen na čtvrtý výstup na dvanácté pozici druhého adresovacího pole 73« Výstup čtrnáctého hradla 77 je spojen s pátým, hradlovacím vstupem druhého adresového dekodéru 22» jehož vstup je spojen s první svorkou 1 pro kladné napájecí napětí a jehož čtvrtý vstup je spojen s výstupem na deváté pozici prvního adresovacího pole 72. První, druhý a třetí vstupy druhého adresovacího dekodéru 63 jsou spojeny s druhým segmentem 9 adresové sběrnice na pozicích A10, All, A12. První až osmý výstupy druhého adresového dekodéru 63 na jeho pozicích sedmé až čtrnácté jsou spojeny s odpovídajícími prvními až osmými vstupy druhého adresovacího pole 73· První, druhý a třetí vstupy prvního adresovacího dekodéru 62 jsou spojeny s prvním segmentem 10 adresové sběrnice na pozicích A13, A14, A15. Čtvrtý, hradlovací vstup prvního adresového dekodéru 62 je zapojen na výstup třináctého gradla 22· Pátý vstup prvního adresového dekodéru 62 je spojen se svorkou nulového potenciálu 2 a jeho šestý vstup je spojen se čtvrtou svorko,íApro signál RESET.The logic member 59 is coupled to the control signal bus 11 by its first input for the write memory signal MW, its second input for the memory read signal MR, its third input for the write device IOW signal, its fourth input for the IOR read signal output device and its fifth INTA input acknowledgment signal. The sixth, seventh and eighth inputs of the logic element 59 are connected in parallel and to the first terminal 1 for positive supply voltage. The second input of the logic member 59 is in parallel connected with the first input of the first gate 49 and with the second input of the data receiver 64. The first input of the logic member 59 is connected in parallel with the second input of the first gate 49 with the first input of the second gate 50. through the first resistor 35 with the second input of the second gate 50, which is connected via the first capacitor 36 to the zero potential terminal 2. The output of the first gate 49 is connected via the resistor 37 to the first terminal 1 for positive supply voltage and parallel to the second input. The output of the logic element 59 at its ninth position is connected to the input of the first inverter 60, the output of which is connected via the second capacitor 42 to the second input of the eleventh gate 76, which is connected via the seventeenth resistor 40 to the zero potential terminal 2. is also connected to the anode of the fifth diode 41, para- 6 260 825 fused to the seventh The first input of the eleventh gate 76 is connected to the output of the twelfth gate 61. to its first input is connected the third terminal 3 of the strobe signal and the second input is connected to the output of the eleventh gate 76 and the second input to the thirteenth gate 75. connected to the output of the first gate 49 ' The output of the third gate 51 is coupled to the input of the second inverter 74, the output of which is coupled to the second input of the fourteenth gate 77. is coupled to a fifth, gating input of a second address decoder 22, the input of which is coupled to the first positive voltage supply terminal 1, and the fourth input of which is coupled to the output at the ninth position of the first address field 72. they are connected to the second address bus segment 9 at positions A10, All, A12. The first to eighth outputs of the second address decoder 63 at its seventh to fourteenth positions are coupled to the corresponding first to eighth inputs of the second address field 73. The first, second and third inputs of the first address decoder 62 are coupled to the first address bus segment 10 at positions A13, A14. , A15. The fourth, gate input of the first address decoder 62 is connected to the output of the thirteenth gripper 22. The fifth input of the first address decoder 62 is connected to the zero potential terminal 2 and its sixth input is connected to the fourth terminal, for the RESET signal.

První až osmý výstupy na sedmé až čtrnácté pozici prvního adresového dekodéru 62 jsou spojeny s odpovídajícími prvními až osmými vstupy prvního adresovacího pole 72. První výstup na deváté pozici druhého adresovacího pole 73 je spojen paralelně se vstupem třetího invertoru 42 a se čtvrtým vstupem devátého hradla 57» Druhý výstup na desáté pozici druhého adresovacího pole 73 je spojen paralelně se vstupem čtvrtého invertoru 44 a se třetím vstupem devátého hradla 57* Třetí výstup na jedenácté pozici druhého adresovacího pole 73 je spojen paralelně se vstupem pátého invertoru 45 θ s druhým vstupem devátého hradla 57· Čtvrtý výstup na dvanácté pozici druhého adresovacího pole 73 je spojen paralelně se vstupem šestého invertoru46The first to eighth outputs at the seventh to fourteenth positions of the first address decoder 62 are coupled to the corresponding first to eighth inputs of the first address field 72. The first output to the ninth position of the second address field 73 is connected in parallel to the input of the third inverter 42 and the fourth input of the ninth gate 57 »The second output at the tenth position of the second address field 73 is connected in parallel with the input of the fourth inverter 44 and the third input of the ninth gate 57 * The third output at the eleventh position of the second address field 73 is connected in parallel with the input of the fifth inverter 45 θ. · The fourth output at the twelfth position of the second address field 73 is connected in parallel to the input of the sixth inverter46

260 825 a s prvním vstupem devátého hradla 57. jehož výstup je zapojen paralelně na první vstup monostabilního obvodu 65 a na první vstup desátého hradla 58, jehož výstup je připojen k prvnímu vstupu budiče přijímače dat 64. jehož aběrnicový vstup na jeho sdružené třetí pozici je spojen a datovou sběrnicí 7 o pozicích DO, Dl, D2, D3, D4, D5, D6 a D7 a jehož datový výstup na jeho sdružené páté pozici je spojen s datovými vstupy na čtvrtých pozicích prvního, druhého, třetího i čtvrtého paměťových bloků 66, 67, 68 a 69, jejichž sdružené třetí vstupy jsou spojeny s třetím segmentem 8 adresové sběrnice na pozicích AO, AI, A2, A3, A4, A5, A6, A7, A8, A9. Sdružené výstupy prvního, druhého, třetího i čtvrtého paměťových bloků 66. 67. 68, 69 na jejich pátých pozicích jsou připojeny na sdružený datový vstup budiče přijímače dat 64 na jeho čtvrtou pozici. Výstup druhého hradla 50 je spojen paralelně s prvním vstupem čtvrtého hradla 52, se vstupem sedmého invertoru 47, přes třetí odpor 38 s první svorkou 1 pro kladné napájecí napětí a přes šestý kondenzátor 39 se svorkou nulového potenciálu 2. Druhý vstup čtvrtého hradla 52 je spojen paralelně s prvním vstupem třetího hradla 51. přes čtvrtý odpor 34 s první svorkou 1 pro kladné napájecí napětí a přes spínač 78 se svorkou nulového potenciálu _2. Výstup čtvrtého hradla 52 je spojen paralelně s druhým vstupem prvního paměťového bloku 66 a pres pátý odpor 33 s první svorkou 1 pro kladné napájecí napětí. Výstup sedmého invertoru 4_7 je spojen paralelně s druhými vstupy druhého, třetího i čtvrtého paměťových bloků 67, 68, 69 a přes šestý odpor 32 s první svorkou 1 pro kladné napájecí napětí. Druhý i třetí vstupy monostabilního obvodu 65 jsou spojeny se svorkou nulového potenciálu 2 a jeho pátý vstup je přes sedmý kondenzátor 18 spojen s jeho Š6Btým vstupem, jenž je přes sedmý odpor 19 spojen s první svorkou 1 pro kladné napájecí napětí. Výstup moostabilního obvodu 65 na jeho čtvrté pozici je připojen na vstup osmého invertoru 48, jehož výstup je spojen paralelně s pátou svorkou 2 signálu READY a přes osmý odpor 20 s první svorkou 1 pro kladné napájecí napětí. Emitor prvního tranzistoru 30 je spoje jednak s katodou první diody 25 > jejíž anoda je spojena s první svorkou 1 pro kladné napájecí napětí a jednak přes třetí kondenzá- 8 260 825 tor 12 s anodou druhé diody 13, jež je spojena přes devátý odpor 16 s emitorem druhého tranzistoru 31 a se svorkou nulového potenciálu 2. Kolektor prvního tranzistoru 30 je spojen paralel ně s katodou druhé diody 13 θ přes desátý odpor 15 s bází druhého tranzistoru 31« Báze prvního tranzistoru 30 je spojena přes jedenáctý odpor 14 s první svorkou 1 pro kladné napájecí napětí a přes čtvrtý kondenzátor 17 se svorkou nulového potenciálu 2_ a s emitorem druhého tranzistoru 31. jehož kolektor je paralelně spojen s prvním vstupem pátého hradla 53, s prvním vstupem šestého hradla 54 , s prvním vstupem sedmého hradla 55, s prvním vstupem osmého hradla 56 a přes dvanáctý odpor 21 s první svorkou 1 pro kladné napájecí napětí, se kterou je též spojena anoda třetí diody 22, jejíž katoda je spojena s šestou svorkou 6 pro zálohovací napětí a paralelně s katodou čtvrté diody 23, se šestými vstupy prvního, druhého, třetího i čtvrtého paměťových bloků 66, 67, 68, 69 a přes pátý kondenzátor 24 se svorkou nulového potenciálu 2* Anoda čtvrté diody 23. je spojena s kladným pólem zálohovací baterie 71, jejíž záporný pól je připojen ke svorce nulového potenciálu 2. Výstup šestého invertoru 46 je spojen s druhým vstupem pátého hradla 53, jehož výstup je spojen paralelně s prvním vstupem prvního paměťového bloku 66 a přes třináctý odpor 26 se šestou svorkou 6 zálohovacího napětí. Výstup pátého invertoru 45 je spojen š druhým vstupem šestého hradla 21» jehož výstup je spojen paralelně s prvním vstupem druhého paměťového bloku 67 a přes čtrnáctý odpor 27 se šestou svorkou 6 pro zálohovací napětí. Výstup čtvrtého invertoru 44 je spojen s druhým vstupem sedmého hradla 55, jehož výstup je spojen paralelně s prvním vstupem třetího paměťového bloku 68 a přes patnáctý odpor 28 se šestou svorkou 6 pro zálohovací napětí. Výstup třetího invertoru 43 je $>ojen s druhým vstupem osmého hradla 56, jehož výstup je qpojen paralelně s prvním vstupem čtvrtého paměťového bloku 69 a pres šestnáctý odpor 29 se šestou svorkou 6. pro zálohovací napětí.260 825 and with the first input of the ninth gate 57, whose output is connected in parallel to the first input of the monostable circuit 65 and to the first input of the tenth gate 58, the output of which is connected to the first input of the data receiver. and a data bus 7 of the positions DO, D1, D2, D3, D4, D5, D6 and D7 and whose data output at its associated fifth position is connected to data inputs at the fourth positions of the first, second, third and fourth memory blocks 66, 67 , 68 and 69, whose associated third inputs are connected to the third address bus segment 8 at positions A0, A1, A2, A3, A4, A5, A6, A7, A8, A9. The coupled outputs of the first, second, third, and fourth memory blocks 66, 67, 68, 69 at their fifth positions are coupled to the coupled data input of the data receiver driver 64 at its fourth position. The output of the second gate 50 is connected in parallel with the first input of the fourth gate 52, the input of the seventh inverter 47, through the third resistor 38 with the first terminal 1 for positive supply voltage and through the sixth capacitor 39 with the zero potential terminal. parallel to the first input of the third gate 51. through the fourth resistor 34 with the first terminal 1 for positive supply voltage and through the switch 78 with the zero potential terminal 2. The output of the fourth gate 52 is connected in parallel to the second input of the first memory block 66 and through the fifth resistor 33 to the first terminal 1 for positive supply voltage. The output of the seventh inverter 47 is connected in parallel with the second inputs of the second, third and fourth memory blocks 67, 68, 69 and via the sixth resistor 32 to the first terminal 1 for positive supply voltage. Both the second and third inputs of the monostable circuit 65 are coupled to the zero potential terminal 2 and its fifth input is connected via its seventh capacitor 18 to its sixth input, which is connected via the seventh resistor 19 to the first terminal 1 for positive supply voltage. The output of the moostable circuit 65 at its fourth position is connected to the input of the eighth inverter 48, the output of which is connected in parallel to the fifth terminal 2 of the READY signal and via the eighth resistor 20 to the first terminal 1 for positive supply voltage. The emitter of the first transistor 30 is connected both to the cathode of the first diode 25, the anode of which is connected to the first terminal 1 for positive supply voltage, and through the third capacitor 8 260 825 tor 12 to the anode of the second diode 13 The collector of the first transistor 30 is connected in parallel with the cathode of the second diode 13 θ through the tenth resistor 15 to the base of the second transistor 31. The base of the first transistor 30 is connected via the eleventh resistor 14 to the first terminal 1 for the transistor. a positive supply voltage and via a fourth capacitor 17 with a zero potential terminal 2 and an emitter of the second transistor 31 whose collector is connected in parallel to the first input of the fifth gate 53, the first input of the sixth gate 54, the first input of the seventh gate 55, the first input of the eighth gate 56 and through the twelfth resistor 21 with the first terminal 1 for the positive supply voltage, with which it is also sp the anode of the third diode 22, the cathode of which is connected to the sixth backup voltage terminal 6 and parallel to the cathode of the fourth diode 23, with six inputs of the first, second, third and fourth memory blocks 66, 67, 68, 69 and via the fifth capacitor 24 The anode of the fourth diode 23 is connected to the positive terminal of the backup battery 71, the negative terminal of which is connected to the neutral terminal 2. The output of the sixth inverter 46 is connected to the second input of the fifth gate 53 whose output is connected parallel to the first input of the first memory block 66 and through the thirteenth resistor 26 with the sixth backup voltage terminal 6. The output of the fifth inverter 45 is connected to the second input of the sixth gate 21, the output of which is connected in parallel to the first input of the second memory block 67 and via the resistor 14 to the sixth terminal 6 for backup voltage. The output of the fourth inverter 44 is coupled to the second input of the seventh gate 55, the output of which is connected in parallel to the first input of the third memory block 68 and via the fifteenth resistor 28 to the sixth terminal 6 for backup voltage. The output of the third inverter 43 is connected to the second input of the eighth gate 56, the output of which is connected in parallel with the first input of the fourth memory block 69 and through the 16th resistor 29 with the sixth terminal 6 for backup voltage.

Paměť je organizována v paměťových blocích prvním až čtvrtém 66, 67, 68 a 69, například jeden kilobyte. Každý paměťový blok je připojen ke třetímu segmentu adresové sběrnice 8 obsa260 825 hující dolní část adres AO až A9 umožňující aaresaci v paměťovém bloku. První adresový dekodér 62 je připojen k prvnímu segmentu adresové sběrnice 10 obsahující adresy A13 až A15.The memory is organized in memory blocks of the first to fourth 66, 67, 68 and 69, for example one kilobyte. Each memory block is coupled to a third address bus segment 8 comprising 260825 holding the lower portion of addresses A0 to A9 to allow for blocking in the memory block. The first address decoder 62 is coupled to the first address bus segment 10 comprising addresses A13 to A15.

V prvním adresovacím poli 72 se provede volba umístění paměti do osmikilobytové paměťové zóny. Druhý adresový dekodér 63 je připojen k druhému segmentu adresové sběrnice j? s adresami A10 až A12. Ve druhém adresovacím poli 73 se volí adresa umístění jednotlivých paměťových bloků v rámci zvolené parněťové zóny. Oba,adresové dekodéry jsou řízeny signály z výstupu třináctého a čtrnáctého hradla 75 a 77, jež jsou koncovými členy logické sítě, která zpracovává signály řídící sběrnice 71, strobovací signál ze třetí svorky 3 θ stav blokování zápisu ze spínače 78. Tímto spínačem se může zablokovat další zápis do prvního paměťového bloku 66 po zapsání dat, u kterých v dalším provozu již nesmí dojít ke změně přepsáním. Deváté hradlo 57 vyhodnocuje adresováni některého z prvního až čtvrtého paměťových bloků 66, 67, 68 a 69.In the first address field 72, a memory location is selected in an 8-byte memory zone. The second address decoder 63 is coupled to the second address bus segment 10 '. with addresses A10 to A12. In the second address field 73, the location address of each memory block within the selected parnet zone is selected. Both address decoders are controlled by signals from the output of the thirteenth and fourteenth gates 75 and 77, which are the end members of the logic network that processes the control bus signals 71, the strobe signal from the third terminal 3 θ write lock status of switch 78. further writing to the first memory block 66 after writing data that must not be overwritten in the next operation. The ninth gate 57 evaluates the addressing of one of the first to fourth memory blocks 66, 67, 68 and 69.

Při použití paměti s delší dobou přístupu je v případě adresace paměti výstupní signál z devátého hradla 57 přiveden na monostabilní obvod 65, jenž vymezuje zpožáující signál EEADY pro procesor.When using a memory with longer access time, in the case of memory addressing, the output signal from the ninth gate 57 is applied to the monostable circuit 65, which defines a delay signal EEADY for the processor.

Uchováni informace v paměti i při výpadku síťového napájení a zhroucení činnosti mikropočítače je jednak zajištěno napájením ze zálohovací baterie 71 přes čtvrtou diodu 23, která baterii 71 odpojuje při přítomnosti napětí na první svorce pro kladné napájecí napětí 1. Dále se vyhodnocuje pokles napájecího napětí vyhodnocovacím obvodem výpadku, který je tvořen prvním a druhým tranzistorem 30 a 31, první a druhou diodou 13 a 15₁ třetím a čtvrtým kondenzátorem 12 a 17 a devátým , desátým a jedenáctým odporem 14, 15 a 16. Během poklesu napětí až do jeho zániku'a pak opět během nárůstu až do obnovení napájení je blokováno páté, šesté, sedmé a osmé hradlo s otevřeným kolektorem 21» 2£» 55 a 56>a tím jsou blokovány první vstupy prvního, druhého, třetího i čtvrtého invertoru 66, 67, 68 i 69 paměťových bloků, které slouží k uvolňování paměti pro činnost. Tak je zamezeno nekontrolovanému zápisu do pamětí při výpadku až do obnovení napájení.The storage of information in memory even in the event of a mains power failure and the failure of the microcomputer is ensured by the backup battery 71 via a fourth diode 23, which disconnects the battery 71 in the presence of voltage at the first positive voltage terminal 1. failure, which comprises a first and a second transistor 30 and 31, first and second diodes 13 and 15 _one third and the fourth capacitor 12 and 17 and the ninth, tenth and eleventh resistor 14, 15 and 16. During the drop in voltage until its zániku'a then again during the rise until the power is restored, the fifth, sixth, seventh and eighth open collector gates 21, 25, 55 and 56 are blocked, thereby blocking the first inputs of the first, second, third and fourth inverters 66, 67, 68 and 69 memory blocks used to free memory for operation. This prevents uncontrolled memory write-downs until power is restored.

Claims

260 825260 825

Zapojení paměti pro zápis a čtení se zálohovaným napájením, sestávající z paměťových obvodů, logických obvodů a periferních obvodů mikroprocesorových systémů, kondenzátorů, odporů, diod, tranzistorů a baterie,vyznačené tím, že první, druhý, třetí, čtvrtý i pátý vstupy logického členu (59) jsou spojeny se sběrnicí řídicích signálů (ll), zatímco jeho šestý, sedmý a osmý vstupy jsou propojeny paralelně a s první svorkou (1) pro kladné napájecí napětí, přičemž druhý vstup logického členu (59) je spojen paralelně též s druhým vstupem prvního hradla (49), s prvním vstupem druhého hradla (50), s druhým vstupem třetího hradla(5l) a přes první odpor (35) s druhým vstupem druhého hradla (50), jenž je přes první kondenzátor (36) spojen se svorkou nulového potenciálu (2), přičemž výstup prvního hradla (49) je spojen paralelně s druhým vstupem desátého hradla (58) a přes druhý odpor (37) s první svorkou (1), přičemž výstup logického členu (59) je spojen se vstupem prvního invertoru (60), jehož výstup je připojen přes druhý kondenzátor (42) na druhý · vstup jedenáctého hradla (76), jenž je přes sedmnáctý odpor (40) spojen se svorkou nulového potenciálu (2), se kterou je též spojena anoda páté diody (41), paralelně připojené k sedmnáctému odporu (40), přičemž první vstup jedenáctého hradla (76) je spojen s výstupem dvanáctého hradla (61), k jehož prvnímu vstupu je připojena třetí svorka (3) a jehož druhý vstup je spojen s výstupem jedenáctého hradla (76) a druhým vstupem třináctého hradla (75), jehož první vstup je spojen s výstupem prvního hradla (49), přičemž výstup třetího hradla (51) je spojen se vstupem druhého invertoru (74), jehož výstup je spojen s druhým vstupem čtrnáctého hradla (77), jehož první vstup je spojen še čtvrtým vstupem druhého adresovacího pole (73), přičemž výstup čtrnáctého hradla (77) je spojen s pátým vstupem druhého adresovacího dekodéru (63), jehož šestý vstup je spojen s první svorkou (1) a jehož čtvrtý vstup je spojen s výstupem prvního adresovacího pole (72), přičemž první, druhý a třetí vstupy druhého adresovacího dekodéru (63) jsou spojeny s druhým segmentem (9) adresové sběrnice, zatímco první, druhý a třetí vstupy prvního adresového dekodéru (62) jsou spo- 11 260 82S jeny s prvním segmentem (10) adresové sběrnice, přičemž první až osmý výstupy druhého adresového dekodéru (6) jsou spojeny s odpovídajícími prvním až osmým vstupy druhého adresovacího pole (73), přičemž čtvrtý vstup prvního adresového dekodéru (62) je spojen s výstupem třináctého hradla (75), zatímco pátý vstup prvního adresového dekodéru (62) je spojen se svorkou nulového potenciálu (2) a jeho Šestý vstup je spojen se čtvrtou svorkou (4), přičemž první až osmý výstupy prvního adresovacího dekodéru (62) jsou spojeny s odpovídajícími prvním až osmým vstupy prvního adresovacího pole (72), přičemž první výstup druhého adresovacího pole (73) je spojen paralelně se vstupem třetího invertoru (43) a se čtvrtým vstupem devátého hradla (57), zatímco druhý výstup druhého adresovacího pole (73) je spojen paralelně se vstupem čtvrtého invertoru (44) a se třetím vstupem devátého hradla (57), zatímco třetí výstup druhého adresovacího pole (73) je spojen paralelně se vstupem pátého invertoru (45) a s druhým vstupem devátého hradla (57), zatímco čtvrtý výstup druhého adresovacího pole (73) je spojen paralelně se vstupem šestého invertoru (46) a s prvním vstupem devátého hradlB (57), jehož výstup je spojen paralelně s prvním vstupem monostabilního obvodu (65) a s prvním vstupem desátého hradla (58), jehož výstup je spojen s prvním vstupem budiče přijímače dat (64), jehož sběrnicový vstup je spojen s datovou sběrnicí (7) a jehož datový výstup je spojen s datovými vstupy prvního, druhého, třetího a čtvrtého paměíových bloků (66, 67, 68, 69), jejichž sdružené třetí vstupy jsou spojeny s třetím segmentem (8) adresové sběrnice, přičemž sdružené výstupy první· ho, druhého, třetího a i čtvrtého paměíových bloků (66, 67, 68, 69) jsou připojeny na sdružený datový vstup budiče přijímače dat (64), přičemž výstup druhého hradla (50) je spojen paralelně s prvním vstupem čtvrtého hradla (52), se vstupem sedmého invertoru (47), přes třetí odpor (38) s první svorkou (1) a přes šestý kondenzátor (39) se svorkou nulového potenciálu (2), zatímco druhý vstup čtvrtého hradla (52) je spojen paralelně s prvním vstupem třetího hradla (51), přes Čtvrtý odpor (34) s první svorkou (1) a přes spínač (78) se svorkou nulového potenciálu (2), zatímco výstup čtvrtého hradla (52) je spojenBackup power read / write memory circuit consisting of memory circuits, logic circuits and peripheral circuits of microprocessor systems, capacitors, resistors, diodes, transistors and battery, characterized in that the first, second, third, fourth and fifth inputs of the logic element ( 59) are connected to the control signal bus (11), while its sixth, seventh, and eighth inputs are connected in parallel to the first positive voltage terminal (1), the second input of the logic element (59) being connected in parallel to the second input of the first a gate (49), with a first input of a second gate (50), with a second input of a third gate (5l) and through a first resistor (35) with a second input of a second gate (50) connected via a first capacitor (36) to a zero terminal the output of the first gate (49) is connected in parallel with the second input of the tenth gate (58) and through the second resistor (37) to the first terminal (1), the output of the logic element (59) being coupled to the input of a first inverter (60), the output of which is connected via a second capacitor (42) to a second input of an eleventh gate (76) that is through a seventeenth resistor (40) connected to a zero potential terminal (2) to which an anode of a fifth diode (41) is also connected in parallel to the seventeenth resistor (40), the first input of the eleventh gate (76) being connected to the output of the twelfth gate (61) the first input is connected to a third terminal (3) and whose second input is connected to the output of the eleventh gate (76) and the second input of the thirteenth gate (75), the first input of which is connected to the output of the first gate (49); ) is connected to the input of a second inverter (74), the output of which is connected to a second input of a fourteenth gate (77), the first input of which is connected to the fourth input of a second addressing field (73), the address (77) is connected to the fifth input of the second addressing decoder (63), the sixth input of which is connected to the first terminal (1) and the fourth input of which is connected to the output of the first addressing field (72); the address decoder (63) is connected to the second address bus segment (9), while the first, second and third inputs of the first address decoder (62) are coupled to the first address bus segment (10), the first to eighth outputs the second address decoder (6) is coupled to the corresponding first to eighth inputs of the second address field (73), the fourth input of the first address decoder (62) being coupled to the output of the thirteenth gate (75), while the fifth input of the first address decoder (62) connected to the zero potential terminal (2) and its Sixth input is connected to the fourth terminal (4), with the first to eight outputs of the first addressing decode The terminals (62) are connected to corresponding first to eighth inputs of the first address field (72), the first output of the second address field (73) being connected in parallel to the input of the third inverter (43) and the fourth input of the ninth gate (57). the output of the second address field (73) is connected in parallel to the input of the fourth inverter (44) and the third input of the ninth gate (57), while the third output of the second address field (73) is connected in parallel to the input of the fifth inverter (45) gate (57), while the fourth output of the second address field (73) is connected in parallel to the input of the sixth inverter (46) and the first input of the ninth gate (57), whose output is connected in parallel to the first input of the monostable circuit (65) and the first input of the tenth a gate (58) whose output is connected to a first input of a data receiver exciter (64) whose bus input is connected to a data bus (7) and whose data output is connected to data inputs of the first, second, third and fourth memory blocks (66, 67, 68, 69), the associated third inputs of which are connected to the third address bus segment (8), the associated outputs of the first · The second, third, and fourth memory blocks (66, 67, 68, 69) are connected to the associated data input of the data receiver exciter (64), the output of the second gate (50) being connected in parallel to the first input of the fourth gate (52) , with the input of the seventh inverter (47), through the third resistor (38) with the first terminal (1) and through the sixth capacitor (39) with the zero potential terminal (2), while the second input of the fourth gate (52) is connected in parallel with the first input a third gate (51), via a fourth resistor (34) with a first terminal (1) and a switch (78) with a zero potential terminal (2), while the output of the fourth gate (52) is coupled

260 825 paralelně s druhým vstupem prvního paměťového bloku (66) a přes pátý odpor (33) s první svorkou (1), přičemž výstup sedmého invertoru (47) je spojen paralelně s druhými vstupy druhého, třetího i čtvrtého paměťových bloků (67, 68, 69) a přes šestý odpor (32) s první svorkpu (1), přičemž druhý i třetí vstupy monostabilního obvodu (65) jsou spojeny se svorkou nulového potenciálu (2) a jeho pátý vstup je přes sedmý kondenzátor (18) spojen s jeho šestým vstupem, jenž je přes sedmý odpor (19) spojen s první svorkou (l), zatímco výstup monostabilního obvodu (65) je spojen se vstupem osmého invertoru (48), jehož výstup je spojen paralelně s pátou svorkou (5) θ přes osmý odpor (20) s první svorkou (1), přičemž emitor prvního tranzistoru (30) je spojen jednak s katodou první diody (25), jejíž anoda je spojena s první svorkou (1) a jednak přes třetí kondenzátor (12) s anodou druhé diody (13), jež je spojena přes devátý odpor (16) s emitorem druhého tranzistoru (31) á se svorkou nulového potenciálu (2), zatímco kolektor prvního tranzistoru (30) je spojen paralelně s katodou druhé diody (13) a přes desátý odpor (15) s bází druhého tranzistoru (31), zatím· co báze prvního tranzistoru (30) je spojena přes jedenáctý odpor (14) s první svorkou (1) a přes čtvrtý kondenzátor (17) se svorkou- nulového potenciálu (2) a s emitorem druhého tranzistoru (31), jehož kolektor je paralelně spojen s prvním vstupem pátého hradla (53), s prvním vstupem šestého hradla (54), s prvním vstupem sedmého hradla (55), s prvním vstupem osmého hradla (56) a přes dvanáctý odpor (21) s první svorkou (1), se kterou je též spojena'anoda třetí diody (22), jejíž katoda je spojena se šestou svorkou (6) a paralelně s katodou čtvrté diody (23), se šestými vstupy prvního, druhého, třetího i čtvrtého paměťových bloků (66, 67, 68, 69) a přes pátý kondenzátor (24) se svorkou nulového potenciálu (2), přičemž anoda čtvrté diody (23) je spojena s kladným pólem baterie (71), jejíž záporný pól je připojen ke svorce nulového potenciálu (2), přičemž výstup šestého invertoru (46) je spojen s druhým vstupem pátého hradla (53), jehož výstup je spojen paralelně a prvním vstupem prvního paměťového bloku (66) a260 825 parallel to the second input of the first memory block (66) and through the fifth resistor (33) to the first terminal (1), the output of the seventh inverter (47) being connected in parallel to the second inputs of the second, third and fourth memory blocks (67, 68) , 69) and through a sixth resistor (32) to the first terminal (1), the second and third inputs of the monostable circuit (65) being coupled to the zero potential terminal (2) and its fifth input being coupled via its seventh capacitor (18) to its a sixth input connected via the seventh resistor (19) to the first terminal (1), while the output of the monostable circuit (65) is connected to the input of the eighth inverter (48) whose output is connected parallel to the fifth terminal (5) θ through the eighth a resistor (20) with a first terminal (1), the emitter of the first transistor (30) being connected both to the cathode of the first diode (25), the anode of which is connected to the first terminal (1) and a diode (13) which is coupled via a the ninth resistor (16) with the emitter of the second transistor (31) and the zero potential terminal (2), while the collector of the first transistor (30) is connected in parallel with the cathode of the second diode (13) and via the tenth resistor (15) 31), while the base of the first transistor (30) is coupled via an eleventh resistor (14) to the first terminal (1) and through a fourth capacitor (17) to the terminal of zero potential (2) and to the emitter of the second transistor (31). the collector is connected in parallel with the first input of the fifth gate (53), with the first input of the sixth gate (54), with the first input of the seventh gate (55), with the first input of the eighth gate (56) and through the twelfth resistor (21) 1), to which is connected also an anode of the third diode (22), the cathode of which is connected to the sixth terminal (6) and parallel to the cathode of the fourth diode (23), with six inputs of the first, second, third and fourth memory blocks (66) , 67, 68, 69) and via the fifth capacitor (24) a neutral potential terminal (2), the anode of the fourth diode (23) being connected to the positive terminal of the battery (71), the negative pole of which is connected to the neutral potential terminal (2), the output of the sixth inverter (46) connected to the second input a fifth gate (53), the output of which is connected in parallel and the first input of the first memory block (66);

- 13 260 82S přes třináctý odpor (26) se šestou svorkou (6), zatímco výstup pátého invertoru (45) je spojen s druhým vstupem šestého hradla (54), jehož výstup je spojen paralelně a prvním vstupem druhého paměíového bloku (67) a přes čtrnáctý odpor (27) se šeatou svorkou (6), zatímco výstup čtvrtého invertoru (44) je spojen s druhým vstupem sedmého hradla (55), jehož výstup je spojen paralelně s prvním vstupem třetího paměíového bloku (68) a přes patnáctý odpor (28) se šestou svorkou (6), zatímco výstup třetího invertoru (43) je spojen s druhým vstupem osmého hradla (56), jehož výstup je spojen paralelně a prvním vstupem čtvrtého paměíového bloku (69) a přes šestnáctý odpor (29) se šestou svorkou /6/.- 13 260 82S via a thirteenth resistor (26) with a sixth terminal (6), while the output of the fifth inverter (45) is coupled to a second input of the sixth gate (54) whose output is connected in parallel to the first input of the second memory block (67); via a fourteenth resistor (27) with a gray terminal (6), while the output of the fourth inverter (44) is coupled to a second input of the seventh gate (55), the output of which is connected parallel to the first input of the third memory block (68); 28) with a sixth terminal (6), while the output of the third inverter (43) is coupled to a second input of the eighth gate (56), the output of which is connected in parallel to the first input of the fourth memory block (69) and clamp / 6 /.