CS254851B1 - Connection of computer's processor with hardware's activity break - Google Patents

Abstract

Zapojení umožňuje hardwarové vektorové přerušení činnosti procesoru periferním zařízením v závislosti na vyhledané adrese tohoto zařízení. Zapojení se zvlášt výhodně reaJLizuje s hardwarovým vektorovým přerušením podle AO 240 105. Základní sestava procesoru je tvořena alespoň mikroprocesorem (1), třístavovým vstup/výstupním multiplexorem (2), řídicím obvodem (3) logiky, třístavovým zesilovačem (4) řídicích signálů a blokem (5) vektorového přerušení. Uvedené prvky jsou propojeny vzájemně a s hlavní sběrnicí (10). Vstup (13) mikroprocesoru (1) pro maskovatelný požadavek přerušení je spojen s výstupem (56) bloku (5) vektorového přerušení a na l vstup (54) tohoto bloku (5) je přiveden signál nejnižšího bitu stavového slova periferie ze vstupu (22) třístavového muitiplexoru (2).Wiring allows vector hardware interruption of the peripheral processor device based on the address you searched for this device. The connection is particularly advantageous reaJLizes with hardware vector interruption according to AO 240 105. Basic processor assembly it consists of at least a microprocessor (1), a three-state input / output multiplexer (2), a control circuit (3) of logic, three-state a control signal amplifier (4) and a block (5) vector interrupt. The elements mentioned they are connected to each other and to the main bus (10). Microprocessor input (13) for the maskable interrupt request is linked with an output (56) of the vector interrupt block (5) and to input 1 (54) of this block (5) is supplied the lowest word bit bit signal periphery from the input (22) of the tri-state muitiplexer (2).

Description

Vynález se týká zapojení procesoru počítače s hardwarovým přerušením činnosti procesoru periferním zařízením v závislosti na vyhledané adrese tohoto zařízení.The invention relates to the connection of a computer processor with hardware interruption of the processor operation by a peripheral device in dependence on the searched address of the device.

V současné době jsou mimo jiné k dispozici mikropočítače, kupříkladu pro systém přenosu údajů, jejichž procesor má velmi malý instrukční soubor, který neumožňuje přímé připojení rychlých periferií pro nedostupnost kanálu pro přímý přístup do paměri. Uvedené mikropočítače také nemají možnost Hardwarového přerušení, což značně zvyšuje náročnost na programování při tvorbě jakéhokoliv muitirežimu. Také jakákoliv změna fungujícího programu je obtížná a zdlouhavá.Among other things, microcomputers are currently available, for example for a data transmission system whose processor has a very small instruction file that does not allow direct connection of fast peripherals due to the unavailability of the direct memory access channel. These microcomputers also do not have the possibility of hardware interruption, which greatly increases programming effort in creating any muitire mode. Also, any change to a working program is difficult and time-consuming.

Okolem vynálezu je podstatně zmenšit uvedené nedostatky mikropočítačů při přenosu údajů a navrhnout mikropočítač, který umožní při zachování velké části původního zapojení realizaci kvantitativně vyššího systému.It is an object of the present invention to substantially reduce the above-mentioned shortcomings of microcomputers in data transmission and to propose a microcomputer which, while retaining much of the original wiring, allows a quantitatively higher system to be implemented.

Uvedený úkol řeší předmět vynálezu, kterým je zapojení procesoru počítače s hardwarovým vektorovým přerušením činnosti procesoru periferním zařízením v závislosti na vyhledané adrese tohoto zařízení, zejména s hardwarovým vektorovým přerušením podle autorského osvědčení číslo 240 1C5, kterýžto procesor obsahuje dále alespoň třístavový multiplexor, řídicí obvod logiky, třístavový zesilovač, startovací obvod a generátor řídicích frekvencí procesoru.The object of the present invention is to provide a computer processor with hardware vector interruption of the processor by a peripheral device according to the address of the device, in particular with a hardware vector interruption according to the author certificate 240 1C5, which processor further comprises at least three-state multiplexer. , a three-state amplifier, a starter circuit, and a processor control frequency generator.

Podstatou vynálezu je, že šestý vstup mikroprocesoru je sběrnicí propojen se čtvrtým vstupem třístavového multiplexoru, 'první výstup mikroprocesoru je sběrnicí připojen ke druhému vstupu třístavového zesilovače a současně je druhý výstup mikroprocesoru připojen k prvnímu vstupu třístavového zesilovače, třetí vstup mikroprocesoru je spojen s výstupem bloku vektorového přerušení, Čtvrtý vstup mikroprocesoru je spojen s prvním výstupem startovacího obvodu a pátý vstup mikroprocesoru je spojen s prvním výstupem generátoru, dále je k prvnímu vstupu řídicího obvodu logiky přiveden nejnižší bit adresy od druhého výstupu třístavového· zesilovače přes sběrnici, druhý vstup řídicího obvodu logiky je propojen se sběrnicí řídicích signálů, vyčleněných ze sběrnice sedmi řídicích signálů, propojené s prvním výstupem třístavového zesilovače, dále je první výstup řídicího obvodu propojen s pátým vstupem třístavového multiplexoru, první vstup bloku vektorového přerušení je propojen se sběrnicí tří řídicích signálů, vyčleněných ze sběrnice, připojené k prvnímu výstupu třístavového zesilovače, druhý vstup bloku vektorového přerušení je propojen se signálem nejnižšího bitu adres sběrnice adres, třetí vstup řídicího obvodu logiky je propojen se druhým výstupem startovacího obvodu, na čtvrtý vstup bloku vektorového přerušení je přiveden signál nejnižšího bitu stavového slova periferie ze druhého vstupu třístavového multiplexoru a pátý vstup bloku vektorového přerušení je propojen se druhým výstupem generátoru řídicích frekvencí.The sixth input of the microprocessor is connected to the fourth input of the three-state multiplexer, the first microprocessor output is connected to the second input of the three-state amplifier and the second microprocessor output is connected to the first input of the three-state amplifier. The fourth microprocessor input is coupled to the first start circuit output and the fifth microprocessor input is coupled to the first generator output, then the lowest address bit from the second three-state amplifier output via the bus to the first logic control input, the second logic control input it is connected to a bus of control signals separated from the bus of seven control signals, connected to the first output of the three-state amplifier, further the first output of the control circuit is connected to the fifth input three state multiplexer, the first input of the vector interruption block is connected to the bus of three control signals isolated from the bus connected to the first output of the three-state amplifier, the second input of the vector interruption block is connected to the lowest address bit of the address bus with a second output of the start circuit, the fourth input of the vector interrupt block is supplied with the lowest bit signal of the peripheral status word from the second input of the three-state multiplexer and the fifth vector interrupt block input is connected to the second output of the control frequency generator.

κκ

Zapojení podle vynálezu přináší vyšší účinek tím, že jím může být nahrazen procesor stávajících mikropočítačů, čímž se realizují pří vysoké provozní spolehlivosti plně možnosti, které dává mikroprocesor třetí generace. Je to zejména možnost vektorového přerušení až od 128 zařízení - což umožňuje okamžité nasazení v širokých oblastech složitých soustav a možnost realizace kanálu přímého přístupu do paměti. Zapojení podle vynálezu umožňuje dále rozvíjet systém kupříkladu tím, že se stává adresovatelný prostor 1 Mbyte, je možno připojit řadu .-inteligentních vstupních/výstupních portů apod. V neposlední řadě umožňuje zapojení podle vynálezu využít bohaté softwarové vybavení, vytvořené pro daný typ mikroprocesoru, je výhodné energericky a konečně i ekonomicky.The circuitry according to the invention provides a higher effect by replacing the processor of the existing microcomputers, thereby realizing at full operational reliability the full potential of the third generation microprocessor. Especially the possibility of vector interruption from up to 128 devices - which enables immediate deployment in wide areas of complex systems and the possibility of realization of direct memory access channel. The connection according to the invention allows further development of the system, for example by becoming addressable space 1 Mbyte, it is possible to connect a number of intelligent input / output ports etc. Last but not least, the connection according to the invention allows use of rich software equipment created for the type of microprocessor. advantageously energetically and finally also economically.

Zapojení podle vynálezu je schematicky znázorněno na připojených výkresech, kde na obr. 1 je znázorněna základní sestava zapojení a na obr. 2 zjednodušené blokové schéma s hlavní sběrnicí a přídavnými obvody. Vzhledem k tomu, že zapojení je možno realizovat běžně známými obvody číslicové techniky, jsou jednotlivé funkční obvody znázorněny blokově s vyznačením pouze těch vstupů a výstupů, které jsou pro předmět vynálezu nezbytně nutné.The circuit according to the invention is schematically shown in the accompanying drawings, in which Fig. 1 shows the basic circuit assembly and Fig. 2 shows a simplified block diagram with a main bus and additional circuits. Since the circuitry can be realized by conventional digital circuits, the individual functional circuits are shown in block, indicating only those inputs and outputs that are necessary for the subject-matter of the invention.

Příkladné zapojení základní sestavy je podle obr. 1 tvořeno osmi obvody, a to mikropreprocesorem 1, třístavovým vstup/výstupním multiplexorem 2, který zabezpečuje převod obousměrné osmibitové sběrnice centrální mikroprocesorové jednotky na dvě osmibitové jednosměrné sběrnice, řídicím obvodem 2 logiky, který zajištuje správné přepínání multiplexorů a generování ovládacích signálů pro periferie, třístavovým zesilovačem 4 řídicích signálů a adresové sběrnice, blokem vektorového přerušení, startovacím obvodem _6 pro počáteční nastavení a generátorem 7 taktovacích pulsů. Sestava je variantně doplněna indikačním obvodem jí činnosti centrální procesorové jednotky.An exemplary wiring of the basic assembly according to Fig. 1 consists of eight circuits, namely microprocessor 1, three-state input / output multiplexer 2, which provides conversion of the bi-directional 8-bit bus of the central microprocessor unit to two 8-bit unidirectional bus. and generating control signals for the peripherals, a three-state control signal and address bus amplifier 4, a vector interruption block, an initial setting circuit 6, and a clock pulse generator 7. The assembly is optionally supplemented with an indication circuit for its operation of the central processing unit.

Příkladné zapojení podle obr. 1 je realizováno tak, že šestý vstup 19 mikroprocesoru 1. je obousměrnou osmibitovou sběrnicí 600 dat propojen se čtvrtým vstupem 24 třístavového multiplexoru 2, první výstup 17 mikroprocesoru 1. je šestnáctibitovou sběrnicí 105 adresy připojen ke druhému vstupu 42 třístavového zesilovače 4 a současně je druhý výstup 18 mikroprocesoru připojen sběrnicí 104 sedmi řídicích signálů k prvnímu vstupu 41 třístavového zesilovače £. Dále je třetí vstup 13 mikroprocesoru I. pro maskovatelný požadavek přerušení spojen vedením 560 s výstupem 56 bloku 5_ vektorového přerušení, kupříkladu bloku podle předmětu autorského osvědčení Číslo 240 105.The embodiment of FIG. 1 is implemented in such a way that the sixth input 19 of the microprocessor 1 is coupled to the fourth input 24 of the three-state multiplexer 2 via the bi-directional 8-bit data bus 600. 4 and at the same time, the second microprocessor output 18 is connected by a bus of seven control signals to the first input 41 of the three-state amplifier 6. Further, the third input 13 of the microprocessor I for the maskable interruption request is connected via a line 560 to the output 56 of the vector interruption block 5, for example the block according to the subject of the author's certificate No. 240 105.

Čtvrtý vstup 14 mikroprocesoru _1 je spojen s prvním výp . i. ·. . st·.;. kovacího obvodu a konečně pátý vstup 15 řídicí frekvence mikroprocesoru je sp s prvním výstupem generátoru 7_. Alternativně může být ke třetímu výstupu 3 6 mikroprocesoru _1 připojen svým vstupem 81 indikační obvod J3.The fourth input 14 of the microprocessor 1 is connected to the first output. i. ·. . st ·.;. and the fifth microprocessor control frequency input 15 is sp with the first output of the generator 7. Alternatively, an indicator circuit 13 may be connected to the third output 36 of the microprocessor 1 by its input 81.

K prvnímu vstupu 3 3 řídicího obvodu 3_ logiky je dále přiveden od druhého výstupu 44 třístavového zesilovače 4 přes sběrnici 402 nejnižší bit A0 adresy, druhý vstup 32 řídicího obvodu logiky je propojen se sběrnicí 501 pěti řídicích signálů, které jsou vyčleněny ze sběrnice 401 sedmi řídicích signálů, propojení s prvním výstupem 43 třístavového zesilovače 4.. První výstup 33 řídicího obvodu 2 í^e propojen s pátým vstupem 25 třístavového multiplexoru 2,The first logic control circuit 3 is further coupled from the second output 44 of the three-state amplifier 4 via the bus 402 to the lowest address bit A0, the second logic control input 32 is coupled to the bus 501 of the five control signals that are separated from the bus 401 signal communication with first outlet 43 of three-state amplifiers 4 .. the first output 33 of the control circuit 2 connected to ^te fifth input tri-state multiplexer 25 2,

Konečně je první vstup 51 bloku J5 vektorového přerušení propojen se sběrnicí 500 tří řídicích signálů, vyčleněných ze sběrnice 401, připojené k prvnímu výstupu 43 třístavového zesilovače _4. Druhý vstup 52 bloku J5 vektorového přerušení je propojen se signálem Λ0 nejnižšího bitu adres ze sběrnice 402, třetí vstup 53 je propojen s druhým výstupem 63 startovacího obvodu 6, na čtvrtý výstup 54 je vodičem 540 přiveden signál SX0 nejnižšího bitu stavového slova SI periferie ze druhého vstupu 22 třístavového multiplexoru 2 a pátý vstup 55 bloku 5 vektorového přerušení je propojen se druhým výstupem 7 2 generátoru 7_.Finally, the first input 51 of the vector interruption block J5 is coupled to a bus 500 of three control signals set aside from the bus 401 connected to the first output 43 of the three-state amplifier 4. The second input 52 of the vector interrupt block J5 is coupled to the lowest address bit itu0 signal from bus 402, the third input 53 is coupled to the second output 63 of the start circuit 6, and the fourth output of the peripheral status word SX0 input 22 of the three-state multiplexer 2 and the fifth input 55 of the vector interruption block 5 are coupled to the second output 72 of the generator 7.

Na obr. 2 jsou znázorněny nejdůležitější obvody 1., 2_, 3, 4_ a 5_ centrální procesorové jednotky, hlavní sběrnice 10 počítače a dvojice z možných vstup/výstupních zařízení, kupříkladu vnější parně F 91, propojená osmibitovou obousměrnou sběrnicí 910 s hlavní sběrnicí 10 a obrazovkový ternuná: 9_3 , propojený s hlavní sběrnicí 10 osmibitovou sběrnicí 920. Dále jsou zde znázorněny hlavní vnitřni sběrnice 200, 201, 202, 203, 401, 402 a 501 dílčích obvodů k propojení s hlavní sběrnicí ^a konečně propojovací vedení 520, 540 a 560, definovaná v souvislosti s obr. 1.FIG. 2 shows the most important circuits 1, 2, 3, 4 and 5 of the central processing unit, the main bus 10 of the computer and a pair of possible I / O devices, eg external steam F 91, connected by an 8 bit bi-directional bus 910 to the main bus 10 and an on-screen display 92 connected to the main bus 10 by an 8-bit bus 920. Next, the main internal buses 200, 201, 202, 203, 401, 402 and 501 of the sub-circuits for interconnecting with the main bus ^and finally the interconnecting lines 520, 540 and 560, defined in connection with FIG. 1.

Činnost, zapojení podle obr. 1 a 2 je následující. Po připojení neznázorněných vnějších napětí na mikroprocesor JL zahájí činnost startovací obvod 6, který vynuluje adresový čitač mikroprocesoru JL a uvede veškeré periferní obvody mikroprocesoru _1 do stavu připravenosti.The operation according to FIGS. 1 and 2 is as follows. After applying external voltages (not shown) to the microprocessor 11, the starting circuit 6, which resets the address counter of the microprocessor 11, resets and puts all the peripheral circuits of the microprocessor 1 to the ready state.

Po době, která je dána časovou konstantou startovacího obvodu 6, vydá tento pokyn ke spuštění činnosti mikroprocesoru JL. Současně s připojením vnějších napětí se uvede do činnosti obvod generátoru 7_, který obsahuje dva výstupy, z nichž na prvním výstupu 71 je generována řídicí frekvence fí procesoru, kupříkladu frekvence 2,5 MHz a na druhém výstupu 72 jsou generovány taktovací pulsy pro řízení bloku 5 vektorového přerušení, kupříkladu o frekvenci 10 MHz. Generátor 7 tedy řídí dobu cyklu mikroprocesoru _1 a současně obstarává taktování dalších obvodů, zapojených do systému.After a time that is given by the time constant of the start circuit 6, it issues this instruction to start the operation of the microprocessor JL. Simultaneously with the connection of the external voltages, a generator circuit 7 is activated, which comprises two outputs, of which at the first output 71 a control frequency phi of the processor is generated, for example a frequency of 2.5 MHz. vector interrupt, for example at 10 MHz. Thus, the generator 7 controls the cycle time of the microprocessor 1 and at the same time provides the clocking of the other circuits connected to the system.

Na pokyn startovacího obvodu 6 zahájí mikroprocesor 1. práci přečtením obsahu paměti s adresou nula přes multiplexor 2.At the instruction of the starting circuit 6, the microprocessor 1 starts to work by reading the contents of the memory with address zero through the multiplexer 2.

Směr přepnutí multiplexoru 2 je přitom řízen řídicí logikou J3, která reaguje bezprostředně na řídicí signály mikroprocesoru JL. Informaci, sejmutou ze vstupní datové sběrnice 200, považuje mikroprocesor 1 za kód instrukce, kterou v dalším podle instrukčního rejstříku ./koná.The switching direction of the multiplexer 2 is controlled by the control logic J3, which reacts directly to the control signals of the microprocessor J1. The information taken from the input data bus 200 is considered by the microprocessor 1 to be an instruction code which, according to the instruction register.

IAND

Souběžně s vykonáváním instrukcí se obvyklým způsobem mění obsah adresového čitače.As the instructions are executed, the contents of the address counter are changed in the usual manner.

Vstupní multiplexor 2 umožňuje, aby mikroprocesor JL vykonáním určité instrukce sejmul obsah stavové sběrnice 202. Tato podává informaci o stavu vnějších přídavných zařízení, kupříkladu vnější paměti 91 nebo obrazovkového terminálu 92 podle obr. 2. V případě, že blok _5 vektorového přerušení vydá požadavek na přerušení, a to na základě zjištěného požadavku periferie 91, 92 činností bloku _5 vektorového přerušení, kupříkladu podle předmětu autorského osvědčení číslo 240 105, přepne řídicí logika 3_ vstup 23 multiplexoru 2 na sběrnici 203, která je sběrnicí adresy tohoto vnějšího zařízení.The input multiplexer 2 allows the microprocessor L1 to execute the state bus 202 by executing a certain instruction. This provides information about the state of external attachments, such as external memory 91 or video terminal 92 of Figure 2. On the basis of the detected requirement of the peripheral 91, 92 of the operation of the vector interrupt block 5, for example according to the subject of the author's certificate No. 240 105, the control logic 3 switches the input 23 of the multiplexer 2 to bus 203 which is the bus address of this external device.

Adresa je v dalším kroku sejmuta mikroprocesorem _1, načež je zahájena obsluha vektorového přerušení poté, kdy tato činnost byla programově nastavena. Přepnutí multiplexoru 2 je realizováno pouze na dobu nejvýše nutnou k sejmutí adresy příslušného vnějšího zařízení - periferie, V dalším se pak soustava vrací do původního stavu, kdy multiplexor 2 je přepnut na vstupní sběrnici 200 vstupních dat, případně na sběrnici 201 výstupních dat, nebo na stavovou sběrnici 202.The address is picked up by microprocessor 1 in the next step, after which the vector interrupt service is started after the program has been programmed. Switching of the multiplexer 2 is performed only for the time necessary to capture the address of the external device - peripheral. Next, the system returns to the original state, when the multiplexer 2 is switched to the input data bus 200 or output data bus 201, or Status Bus 202.

V případě, že je požadován kanál přímého přístupu do paměri, je tento požadavek zabezpečen cestou sběrnice 104 přechodem třístavového zesilovače £ do třetího stavu, tedy stavu o vysoké impedancí.If a direct memory access channel is required, this is ensured via the bus 104 by switching the three-state amplifier 6 to a third state, i.e. a high impedance state.

Zapojení podle vynálezu lze s výhodou využít u systému přenosů dat, kde nahradí bez jakékoliv' úpravy, jeho stávající procesor, čímž nabude okamžitě vyšších kvalit. Zapojení také může být základem samostatného, účelově vytvořeného mikropočítače.The connection according to the invention can be advantageously used in a data transmission system, where it replaces, without any modification, its existing processor, thereby immediately obtaining higher quality. The wiring may also be the basis of a separate, purpose-built microcomputer.

Claims (1)

Zapojení procesoru počítače s hardwarovým přerušením činnosti procesoru periferním zařízením v závislosti na vyhledané adrese tohoto zařízení, kterýžto procesor obsahuje alespoň třístavový multiplexor, řídicí obvod logiky, třístavový zesilovač, startovací obvod a generátor řídicích frekvencí procesoru, vyznačující se tím, že šestý vstup (19) mikroprocesoru (1) je sběrnicí (600) propojen se čtvrtým vstupem (24) třístavového multiplexoru (2) , první výstup (17) mikroprocesoru (1) je sběrnicí (105) připojen ke druhému vstupu (42) třístavového zesilovače (4) a současně je druhý výstup (18) mikroprocesoru (1) připojen k prvnímu vstupu (41) třístavového zesilovače (4), třetí vstup (13) mikroprocesoru (1) je připojen k výstupu (56) bloku (5) vektorového přerušení, čtvrtý vstup (14) mikroprocesoru (1) je spojen s prvním výstupem (62) startovacího obvodu (6) a pátý vstup (15) mikroprocesoru (1) je spojen s prvním výstupem (71) generátoru (7), dále k prvnímu vstupu (31) řídicího obvodu (3) logiky přiveden nejnižší bit adresy od druhého výstupu (44) třístavového zeslilovače (4) přes sběrnici (402), druhý vstup (32) řídicího obvodu (3) logiky je propojen se sběrnicí (501) řídicích signálů, vyčleněných ze sběrnice (401) sedmi řídicích signálů, propojených s prvním výstupem (43) třístavového zesilovače (4), dále je první výstup (33) řídicího obvodu (3) logiky propojen s pátým vstupem (25) třístavového multiplexoru (2), první vstup (51) bloku (5) vektorového přerušení je propojen se sběrnicí (500) tří řídicích signálů, vyčleněných ze sběrnice (401), připojené k prvnímu výstupu (43) třístavového zesilovače (4), druhý vstup (52) bloku (5) vektorového přerušení je propojen s výstupem nejnižšího bitu adres ze sběrnice (402) adres, třetí vstup (53) bloku (5) vektorového přerušení je propojen se druhým výstupem (63) startovacího obvodu (6), na čtvrtý vstup (54) bloku (5) vektorového přerušení je přiveden výstup nejnižšího bitu stavového slova periferie ze druhého vstupu (22) třístavového multiplexoru (2) a pátý vstup (55) bloku (5) vektorového přerušení je propojen se druhým výstupem (72) generátoru (7) řídicích frekvencí.Connection of a computer processor with hardware interruption of processor operation by a peripheral device according to the device's retrieved address, said processor comprising at least a three-state multiplexer, a logic control circuit, a three-state amplifier, a start circuit and a processor control frequency generator. the microprocessor (1) is connected by bus (600) to the fourth input (24) of the three-state multiplexer (2), the first output (17) of the microprocessor (1) is connected to the second input (42) of the three-state amplifier (4) the second output (18) of the microprocessor (1) is connected to the first input (41) of the three-state amplifier (4), the third input (13) of the microprocessor (1) is connected to the output (56) of the vector interrupt block (5) ) the microprocessor (1) is connected to the first output (62) of the start circuit (6) and the fifth input (15) of the microprocessor (1) is connected to the first output (71) of the generator (7), further to the first input (31) of the logic control circuit (3) the lowest address bit from the second output (44) of the three-state amplifier (4) via the bus (402); the logic circuit (3) is coupled to a control signal bus (501) disengaged from the seven control signal bus (401) coupled to the first output (43) of the three-state amplifier (4), the first output (33) of the control circuit (3) connected to the fifth input (25) of the three-state multiplexer (2), the first input (51) of the vector interruption block (5) is coupled to a bus (500) of three control signals detached from the bus (401) connected to the first output (43) the third input (52) of the vector interruption block (5) is coupled to the output of the lowest address bit from the address bus (402), the third input (53) of the vector interruption block (5) is coupled to the second output (63) of the start circuit (6), the fourth input (54) of the vector interruption block (5) is outputting the lowest bit of the peripheral status word from the second input (22) of the three-state multiplexer (2) and the fifth input (55) of the block (5) The vector interruption is coupled to the second output (72) of the control frequency generator (7).