CS254051B1 - Pulses generation connection for forward and backward counting - Google Patents

Pulses generation connection for forward and backward counting Download PDF

Info

Publication number
CS254051B1
CS254051B1 CS8410298A CS1029884A CS254051B1 CS 254051 B1 CS254051 B1 CS 254051B1 CS 8410298 A CS8410298 A CS 8410298A CS 1029884 A CS1029884 A CS 1029884A CS 254051 B1 CS254051 B1 CS 254051B1
Authority
CS
Czechoslovakia
Prior art keywords
input
circuit
output
equivalence
nand
Prior art date
Application number
CS8410298A
Other languages
Czech (cs)
Other versions
CS1029884A1 (en
Inventor
Vaclav Skalicky
Original Assignee
Vaclav Skalicky
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vaclav Skalicky filed Critical Vaclav Skalicky
Priority to CS8410298A priority Critical patent/CS254051B1/en
Publication of CS1029884A1 publication Critical patent/CS1029884A1/en
Publication of CS254051B1 publication Critical patent/CS254051B1/en

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Zapojení slouží k rozlišení směru toku vstupních impulsů v závislosti na jejich posloupnosti. Podstatu zapojení tvoří čtyři nonekvivalertční obvody, přičemž na vstupy prvního a druhého nonekvivalenčního obvodu je přiveden přes první svorku první vstupní signál a na vstupy druhého a třetího nonekvivalenčního obvodu je přiveden přes druhou svorku druhý vstupní signál. První a třetí nonekvivalenční obvod jsou opatřeny na jednom ze vstupů integračním RC členem. Výstup druhého nonekvivalenčního obvodu je spojen jednak se vstupem čtvrtého nonekvivalenčního obvodu a jednak na první vstupy prvního a čtvrtého hradla. Výstup čtvrtého nonekvivalenčního obvodu je spojen s prvními vstupy druhého a třetího hradla. Výstup prvního nonekvivalenčního obvodu je spojen s druhými vstupy prvního a třetího hradla a výstup třetího nonekvivalenčního obvodu je spojen s druhými vstupy druhého a čtvrtého hradla. Hradla slouží k přepínání výstupních impulsů na první nebo druhou výstupní svorku v závislosti na posloupnosti impulsů na první a druhé vstupní svorce obvodu.Wiring is used to distinguish direction flow of input pulses depending on their sequence. The essence of engagement it consists of four non-equivalence circuits, with to inputs of the first and second non-equivalents circuit is fed through first terminal first input signal and on inputs of the second and third non-equivalents the circuit is fed through the second terminal second input signal. First and third non-equity circuits are provided at one of the inputs by the RC integration member. The output of the second non-equivalence circuit is associated with the entry of the fourth non-equivalence circuit and first the first and fourth gate inputs. Exit the fourth non-equity circuit is connected with the first inputs of the second and third gates. The output of the first non-equity the circuit is connected to the second inputs of the first and the third gate and the third exit non-equivalence circuit is connected to others inputs of the second and fourth gates. The gates are used to switch output pulses to the first or second output terminal depending on the pulse sequence at the first and second input terminals circuit.

Description

Vynález se týká zapojení pro vytváření impulsů a jejich přepínání při každé změně směru toku vstupních signálů.BACKGROUND OF THE INVENTION The present invention relates to pulses for switching and switching each time the direction of the input signal is changed.

Při návrzích různých číslicových zařízení se často vyskytuje požadavek na registrování směru toku signálů při současném čítání počtu jednotek z těchto signálů» Takováto problematika je běžná u většiny zapojení vstupních obvodů číslicových zařízení. Sekvenční obvod vyhovující této funkci bývá velmi složitý. Dosud známé zapojeni registrující počet jednotek dvou vstupních signálů jsou sestavena jednak z obvodů rozlišujících směr toku a jednak z obvodů násobičů frekvence. Tyto obvody se skládají z většího počtu kombinačních a klopných obvodů» Nevýhodou je složitost zapojení a nároky na rozměrnost snímacích zaříz ení.In the design of various digital devices, there is often a requirement to register the direction of the signal flow while simultaneously counting the number of units from these signals. Sequential circuit matching this function is very complicated. The hitherto known circuit, which registers the number of units of the two input signals, is composed of both flow direction differentiation circuits and frequency multiplier circuits. These circuits consist of a number of combination and flip-flops »The disadvantage is the complexity of the wiring and the demands on the size of the sensing devices.

Uvedené nedostatky odstraňuje zapojení podle vynálezu» sestávající z nonekvivalenčních obvodů» hradel NAND 8 otevřeným kolektorem a integračních RC členů» jehož podstata spočívá v tom, že první svorka prvního vstupního signálu je zapojena jednak na první vstup druhého nonekvivalenčního obvodu, dále na první vstup prvního nonekvivalenčního obvodu a přes první odpor na druhý vstup prvního nonekvivalenčního obvodu, přičemž druhý vstup tohoto obvodu je uzemněn přes první kondenzátor. Déle druhé svorka druhého vstupního signálu je zapojena jednak na druhý vstup druhého nonekvivalenčního obvodu, dále na první vstup třetího nonekvivalenčního obvodu a přes druhý odpor na druhý vstup tohotoThe above-mentioned drawbacks are eliminated by the circuit according to the invention »consisting of non-equivalence circuits» of NAND 8 open collector gates and integrating RC elements »whose essence is that the first terminal of the first input signal is connected to the first input of the second non-equivalence circuit the first input of the first non-equivalency circuit, the second input of this circuit being grounded through the first capacitor. Further, the second terminal of the second input signal is connected to the second input of the second non-equivalence circuit, to the first input of the third non-equivalence circuit and through the second resistor to the second input of this

254 051 obvodu, přičemž druhý vstup tohoto samého obvodu je spojen se zemi přes druhý kondensátor· Výstup druhého nonskvivalenčního obvodu je připojen jednak na prvni vstup čtvrtého nonekvivalenčniho obvodu a jednak na prvni vstup prvního hradla NAND a na první vstup čtvrtého hradla NAND, přičemž výstup čtvrtého nonekvivalenčniho obvodu je připojen na první vstup druhého hradla NAND a na prvý vstup třetího hradla NAND a druhý vstup čtvrtého nonekvivalenčniho obvodu je připojen na úroveň logické jednotky. Výstup prvního nonekvivalenčního obvodu je připojen jednak na druhý vstup prvního hradla NAND a jednak na druhý vstup třetího hradla NAND a dále výstup třetího nonekvivalenčniho obvodu je spojen s druhým vstupem druhého hradla NAND a s druhým vstupem čtvrtého hradla NAND· Výstup prvního hradla NAND je spojen s výstupem druhého hradla NAND na prvni výstupní svorku a výstup třetího hradla NAND je spojen s výstupem čtvrtého hradla NAND na druhou výstupní svorku·The output of the second non-equivalency circuit is connected both to the first input of the fourth non-equivalence circuit and to the first input of the first NAND gate and to the first input of the fourth NAND gate, the output of the fourth the non-equivalence circuit is connected to the first input of the second NAND gate and the first input of the third NAND gate, and the second input of the fourth non-equivalence circuit is connected to the logical unit level. The output of the first non-equivalence circuit is connected to the second input of the first NAND gate and to the second input of the third NAND gate, and the output of the third non-equivalence circuit is connected to the second input of the second NAND gate and the second input of the fourth NAND gate. the second NAND gate to the first output terminal and the third NAND gate output is coupled to the fourth NAND gate output to the second output terminal ·

Hlavní výhodou zapojení je velice jednoduchý a spolehlivý vstupní obvod číslicových zařízení, usnadňující miniaturizaci* Vedle toho zapojení podle vynálezu snižuje materiálové i montážní náklady číslicových zařizeníoThe main advantage of the wiring is a very simple and reliable input circuit of digital devices, facilitating miniaturization. In addition, the wiring according to the invention reduces the material and assembly costs of digital devices.

Zapojení podle vynálezu je schematicky znázorněno na výkresu v obr· 1, obr· 2 značí časový diagram zpracování vstupních signálů v dílčích částech zapojení*The circuit according to the invention is schematically shown in the drawing in FIG. 1, FIG. 2 is a timing diagram of the input signal processing in the sub-sections of the wiring *

Zapojení tvoří čtyři obvody nonekvivalence, čtyři dvouvstupová hradla NAND e otevřeným kolektorem, dva odpory a dva kondenzátory, které plní funkci integračních RC členů* Uvedené zapojení může být sestaveno z číslicových integrovaných obvodů TTL, např· řady 74*The circuit consists of four non-equivalence circuits, four two-input NAND e open-collector gates, two resistors and two capacitors that perform the function of integrating RC elements * The circuit may be composed of digital TTL integrated circuits, eg · 74 series *

- 3 254 OSI- 3,254 OSI

První svorka 1 prvního vstupního signále je spojena s prvním vstupem 7 prvního nonekvivalenčního obvodu 13 a s prvním vstupem 2 druhého nonekvivalenčního obvodu 14· Současně je první svorka 1 spojena přes první odpor 2 druhý vstup 8 prvního nonekvivalenčního obvodu 13. přičemž tento druhý vstup 8 tohoto obvodu je uzemněn přes první kondenzátor 2· Výstup 16 prvního nonekvivalenčního obvodu 13 je připojen na druhý vstup 23 prvního hradla 30 NAND a na druhý vstup 26 třetího hradla 32 NAND. Výstup 17 druhého nonekvivalenčního obvodu 14 je připojen jednak na první vstup 19 čtvrtého nonekvivalenčního obvodu 21 a jednak na první vstup 22 prvního hradla 30 NAND a na první vstup 2$ čtvrtého hradla 33 NAND. Druhý vstup 20 čtvrtého nonekvivalenčního obvodu 21 je připojen na úroveň logické jednotky. Výstup 40 čtvrtého nonekvivalenčního obvodu 21 je připojen na prvý vstup 24 druhého hradla 31 NAND a na prvý vstup 27 třetího hradla 32 NAND Výstup 18 třetího nonekvivalenčního obvodu 15 je spojen 8 dru hým vstupem 25 druhého hradla 31 NAND a s druhým vstupem 28 čtvrtého hradla 33 NAND. Výstup 34 prvého hradla 30 NAND je spojen s výstupem 35 druhého hradla 31 NAND na první výstupní svorku 38 a výstup 36 třetího hradla 32 NAND je spojen s výstupem 37 čtvrtého hradla 33 NAND na druhou výstupní svorku 39. První výstupní svorka 38 a druhá výstupní svorka 39 výstupních signálů slouží pro čítání vpřed či vzad.The first terminal 1 of the first input signal is coupled to the first input 7 of the first non-equivalence circuit 13 and to the first input 2 of the second non-equivalence circuit 14. The output 16 of the first non-equivalency circuit 13 is connected to the second input 23 of the first gate 30 NAND and to the second input 26 of the third gate 32 NAND. The output 17 of the second non-equivalence circuit 14 is connected to the first input 19 of the fourth non-equivalence circuit 21 and to the first input 22 of the first NAND gate 30 and to the first input 2 $ of the fourth NAND 33. The second input 20 of the fourth non-equivalency circuit 21 is coupled to a logical unit level. The output 40 of the fourth non-equivalence circuit 21 is connected to the first input 24 of the second gate 31 NAND and to the first input 27 of the third gate 32 NAND The output 18 of the third non-equivalence circuit 15 is connected 8 through the second input 25 of the second gate 31 NAND. . The output 34 of the first NAND gate 30 is coupled to the output 35 of the second NAND gate 31 to the first output terminal 38 and the output 36 of the third NAND gate 32 is coupled to the output 37 of the fourth NAND gate 33 to the second output terminal 39. 39 output signals are used for forward or backward counting.

První vstupní signál je přiveden na první svorku 1, druhý vstupní signál na druhou svorku 2, přičemž oba vstupní signály jsou vzájemně posunuty o a jsou vedeny současně jednak přímo a jednak přea integrační RC členy na první nonekvivalenční obvod 13. druhý nonekvivalenční obvod 14 a třetí nonekvivalenční obvod 15. První vstupní signál je přiveden na první vstup £ prvního nonekvivalenčního obvodu 13 a na první vstup £ druhého nonekvivalenčního obvodu 14. přičemž přes RC zpoždovaoí člen, tvořený prvním odporem 4, * prvním kondenzátorem je přiveden ještě na druhý vstup 8 prvníhoThe first input signal is applied to the first terminal 1, the second input signal to the second terminal 2, the two input signals being shifted relative to each other and conducted simultaneously and directly to the first non-equivalence circuit 13 and the second non-equivalence circuit 14 and the third non-equivalency. circuit 15. The first input signal is applied to the first input 6 of the first non-equivalence circuit 13 and to the first input 8 of the second non-equivalence circuit 14, and via the RC delay element formed by the first resistor 4 is connected to the second input 8 of the first

- 4 254 051 nonekvivalenčního obvodu 13. Druhý vstupní signál je přřroaeu na první vstup 11 třetího nonekvivalenčního obvodu a na druhý vstup 10 druhého nonekvivalenčního obvodu 14, přičemž přes zpožďovací RC člen, tvořený druhým odporem 4 a druhým kondenzátorem 6, je přiveden ještě na druhý vstup 12 třetího nonekvivalenčního obvodu 15. Tím dojde k posunutí obou vstupních signálů, takže výstupní signál odpovídá hranám dvou vstupních signálů» Při každá sestupné a vzestupné hraně vznikne na výstupu impuls, jehož délka je úměrná parametrům RC členu. Současně je vytvořen další řídicí signál ve druhém nonekvivalenčním obvodu 14 a jeho negace přes čtvrtý nonekvivalenční obvod 21» V závislosti na směru toku obou vstupních signálů vznikají impulsy odpovídající hraném impulsů ve vstupních signálech v okamžiku, kdy je řídicí signál na úrovni logické nuly a nebo logické jedničky. Krátké impulsy odpovídající hranám impulsů ve vstupních signálech jsou pomocí logického součinu společně s řídicími signály na výstupnim prvém, druhém, třetím a čtvrtém hradlu JO, 31. 32, 33 NAND přepínány na první výstup ní svorku 38 nebo na druhou výstupní svorku 39» První hradlo 30 NAND a druhé hradlo 31 NAND slouží pro výstup impulsů pro čítání vpřed, třetí hradlo 32 NAND a čtvrté hradlo 33 NAND pro čítání vzad.The second input signal is fed to the first input 11 of the third non-equivalence circuit and to the second input 10 of the second non-equivalence circuit 14, and is coupled via a second RC resistor 4 and the second capacitor 6. input 12 of the third non-equivalence circuit 15. This shifts both input signals so that the output signal corresponds to the edges of the two input signals. With each falling and rising edges, a pulse is generated at the output, the length of which is proportional to the RC member. At the same time, another control signal is generated in the second non-equivalence circuit 14 and its negation via the fourth non-equivalency circuit 21. Depending on the flow direction of the two input signals, pulses corresponding to the pulse played in the input signals are generated when the control signal is logical zero or jedničky. The short pulses corresponding to the pulse edges in the input signals are switched to the first output terminal 38 or the second output terminal 39 by means of a logic product together with the control signals on the output first, second, third and fourth gate JO, 31, 32, 33. 30 NAND and second gate 31 NAND are used to output counting pulses for forward counting, third gate 32 NAND and fourth gate 33 NAND for counting backward.

časové diagramy na obr. 2 znázorňují průběh jednotlivých signálů. Diagramy 41 a 42 znázorňují průběh vstupních signálů na první svorce 1 a na druhé svorce 2. Diagramy £3 a 44 znázorňují průběh řídicích signálů na výstupech 17 a 40 druhého nonekvivalenčního obvodu 14 a čtvrtého nonekvivalenčního obvodu 21. Krátké impulsy 45 a 46 odpovídají hranám vstupních signálů na výstupech 16 a 18 prvního nonekvivalenčního obvodu u a třetího nonekvivalenčního obvodu 1$. Diagramy 47 a 48 znázorňují tvar signálů na první výstupní svorce 38 a na druhé výstupní svorce 39.the time diagrams in Fig. 2 show the progress of the individual signals. Diagrams 41 and 42 show the waveform of the input signals at the first terminal 1 and the second terminal 2. Diagrams 3 and 44 show the waveform of the control signals at the outputs 17 and 40 of the second non-equivalence circuit 14 and the fourth non-equivalence circuit 21. The short pulses 45 and 46 correspond the signals at the outputs 16 and 18 of the first non-equivalence circuit u and the third non-equivalence circuit $. Diagrams 47 and 48 show the shape of the signals at the first output terminal 38 and at the second output terminal 39.

Osa 49 odděluje směr toku vstupních signálů, zachycuje okamžik. změny.The axis 49 separates the flow direction of the input signals, capturing the moment. changes.

254 081254 081

Zapojení lze využít ve vstupních obvodech obousměrných čítačů v případech, kdy je požadováno rozlišit směry toká a množství jednotek měření.The connection can be used in the input circuits of bidirectional counters in cases where it is required to distinguish the directions of flows and the number of units of measurement.

ř fi B D Μ S I VYNÁLEZUfi fi B D Μ S I OF THE INVENTION

Claims (1)

ř fi B D Μ S I VYNÁLEZUfi fi B D Μ S I OF THE INVENTION 254 051254 051 Zapojeni pro vytváření impulsů k čítání vpřed a vzad, sestávající z nonekvivalenčních obvodů, hradel NAND s otevřeným kolektorem a integračních BC členů, vyznačující se tím, že první svorka (1) prvního vstupního signálu je zapojena jednak na první vstup (9) druhého nonekvivalenčního obvodu (14), dále na první vstup (7) prvního nonekvivalenčního obvodu (13) a přes první odpor (3) na druhý vstup (8) prvního nonekvivalenčního obvodu (13), přičemž druhý vstup (8) tohoto obvodu je uzemněn přes první kondenzátor (5), zatímco druhá svorka (2) druhého vstupního signálu je zapojena jednak na druhý vstup (10) druhého nonekvivalenčního obvodu (14), dále na první vstup (11) třetího nonekvivalenčního obvodu (15) a přes druhý odpor (4) na druhý vstup (12) tohoto obvodu, přičemž druhý vstup (12) třetího nonekvivalenčního obvodu (15) je spojen se zemí druhým kondenzétorem (6) a výstup (17) druhého nonekvivalenčního obvodu (14) je připojen jednak na první vstup (19) čtvrtého nonekvivalenčního obvodu (21) a jednak na první vstup (22) prvního hradla (30) NAND a na první vstup (29) čtvrtého hradla (33) NAND, druhý vstup (20) čtvrtého nonekvivalenčního obvodu (21) je připojen na úroveň logické jednotky a výstup (40) čtvrtého nonekvivalenčního obvodu (21) je připojen na prvý vstup (24) druhého hradla (31) NAND a na prvý vstup (27) třetího hradla (32) NAND, dále výstup (16) prvního nonekvivalenčního obvodu (13) je připojen jednak na druhý vstup (23) prvního hradla (30) NAND a jednak na druhý vstup (26) třetího hradla (32)Circuit for generating forward and backward pulses consisting of non-equivalence circuits, open-collector NAND gates and BC integration elements, characterized in that the first terminal (1) of the first input signal is connected to the first input (9) of the second non-equivalency circuit (14), further to a first input (7) of the first non-equivalence circuit (13) and through a first resistor (3) to a second input (8) of the first non-equivalency circuit (13), the second input (8) of this circuit being grounded through the first capacitor (5), while the second terminal (2) of the second input signal is connected to the second input (10) of the second non-equivalence circuit (14), to the first input (11) of the third non-equivalency circuit (15) and a second input (12) of the circuit, wherein the second input (12) of the third non-equivalence circuit (15) is coupled to ground by a second capacitor (6) and the output (17) of the second non-equivalence o (14) is connected to the first input (19) of the fourth non-equivalency circuit (21) and to the first input (22) of the first NAND gate (30) and to the first input (29) of the fourth NAND gate (33); 20) the fourth non-equivalency circuit (21) is connected to the logical unit level and the output (40) of the fourth non-equivalency circuit (21) is connected to the first input (24) of the second NAND gate (31) and to the first input (27) of the third gate (32) NAND, the output (16) of the first non-equivalence circuit (13) is connected to the second input (23) of the first NAND gate (30) and to the second input (26) of the third gate (32) NAND a dále výstup (18) třetího nonekvivalenčního obvodu (15) je přiveden na druhý vstup (25) druhého hradla (31) NAND a na druhý vstup (28) čtvrtého hradla (33) NAND, přičemž výstup (34) prvého hradla (30) NAND je spojen s výstupem (35) druhého hradla (31) NAND na první výstupní svorku (38) a výstup (36) třetího hradla (32) NAND je spojen s výstupem (37) čtvrtého hradla (33) NAND na druhou výstupní svorku (39)«The NAND and the output (18) of the third non-equivalency circuit (15) are applied to the second input (25) of the second NAND gate (31) and to the second input (28) of the fourth NAND gate (33). ) The NAND is coupled to the output (35) of the second NAND gate (31) to the first output terminal (38) and the output (36) of the third gate (32) NAND is coupled to the output (37) of the fourth NAND gate (33) to the second output terminal (39) « 1 výkres1 drawing
CS8410298A 1984-12-22 1984-12-22 Pulses generation connection for forward and backward counting CS254051B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS8410298A CS254051B1 (en) 1984-12-22 1984-12-22 Pulses generation connection for forward and backward counting

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS8410298A CS254051B1 (en) 1984-12-22 1984-12-22 Pulses generation connection for forward and backward counting

Publications (2)

Publication Number Publication Date
CS1029884A1 CS1029884A1 (en) 1985-07-16
CS254051B1 true CS254051B1 (en) 1988-01-15

Family

ID=5448573

Family Applications (1)

Application Number Title Priority Date Filing Date
CS8410298A CS254051B1 (en) 1984-12-22 1984-12-22 Pulses generation connection for forward and backward counting

Country Status (1)

Country Link
CS (1) CS254051B1 (en)

Also Published As

Publication number Publication date
CS1029884A1 (en) 1985-07-16

Similar Documents

Publication Publication Date Title
EP0456399A2 (en) Logic module with configurable combinational and sequential blocks
EP0358501A2 (en) Programmable input/output circuit
US4894626A (en) Variable length shift register
KR960042413A (en) Data processing system
CS254051B1 (en) Pulses generation connection for forward and backward counting
SE431489B (en) STELLDON FOR AN ELECTRONIC DIGITAL INDICATOR
SU1176252A1 (en) Device for determining direction of rotation
NL8202764A (en) GATE CHAIN FOR A UNIVERSAL COUNTER.
SU729528A1 (en) Digital phase meter
SU1234957A1 (en) Digital pulse-time-position discriminator
KR890009277Y1 (en) Water meter counter trigger mono multi circuit
SU875608A1 (en) Device for programmed delay of pulses
RU2020743C1 (en) Scale-of-13 synchronous frequency divider
SU517164A1 (en) Pulse counter with controllable conversion factor
SU911581A1 (en) Shaft angular position-to-code converter
SU966913A1 (en) Checking device
SU1005311A1 (en) Sensory keyboard
KR940011335B1 (en) Input circuit used with shift register
SU930611A1 (en) Injection d-type flip-flop
SU780202A1 (en) Scaling device
SU805480A1 (en) T flip-flop
SU959084A1 (en) Counter serviceability checking device
SU847504A1 (en) Device for obtaining difference frequency of pulses
SU1677862A1 (en) Sensor switch
SU1734208A1 (en) Multiinput counter