CN221079626U - 具有t+fly-by拓扑结构的电路 - Google Patents

Abstract

本实用新型提供具有T+FLY‑BY拓扑结构的电路，包括设置于PCB板上的DRAM控制器、第一组DRAM和第一分支点；第一组DRAM包括多个DRAM颗粒；DRAM控制器的CA端口通过信号线与第一分支点连接，第一分支点通过信号线与第一DRAM颗粒和/或第二DRAM颗粒连接；布设于第一DRAM颗粒到至少一个第三DRAM颗粒之间的CA信号线为FLY‑BY拓扑结构，布设于第二DRAM颗粒到至少一个第四DRAM颗粒之间CA信号线为FLY‑BY拓扑结构；第一DRAM颗粒、第二DRAM颗粒、第三DRAM颗粒和第四DRAM颗粒组成第一组DRAM。本申请可减少传输信号所需的时间，保证信号传输满足时序要求。

Description

具有T+FLY-BY拓扑结构的电路

技术领域

本实用新型涉及存储技术领域，尤其涉及一种具有T+FLY-BY拓扑结构的电路。

背景技术

随着对电子设备性能要求的提升，需要DRAM控制器耦合更多的DRAM颗粒，例如，DRAM控制器耦合18颗DRAM颗粒；DRAM控制器与DRAM颗粒之间传输的信号组包括CA(command/address，命令/地址信号)、CK(时钟信号)、DQ(数据信号)、DQS(数据选通信号)。18颗DRAM被布局到PCB(Printed Circuit Board，印制电路板)的两个表面上(正、背两面)，每一面布局9颗DRAM。例如，正面布局了DRAM1～DRAM9(9颗DRAM)，背面布局了DRAM1'～DRAM9'(9颗DRAM)。参见图1所示，为在PCB板的两个表面布局多颗DRAM的示意图，虚线表示在PCB板的背面布局DRAM。

18颗DRAM可以分为2组，例如正面的9颗DRAM作为一组，将背面的9颗DRAM作为另一组；或者将正面5颗DRAM和背面4颗DRAM作为一组，将正面4颗DRAM和反面5颗DRAM作为另一组。每组DRAM对应一个CK信号，如DRAM控制器包括两个CK信号端口，CK0和CK1，用于分别为两组DRAM提供CK信号。两组DRAM共享DQ、CA、DQS信号，例如，DRAM控制器包括一个CA端口和一个DQS端口，通过CA端口来为两组DRAM提供CA信号，通过DQS端口来为两组DRAM提供DQS信号；DQ端口数量与每一组所支持的DRAM颗粒的数量相同，例如DRAM控制器包括DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7以及DQ8这九个DQ端口来分别为每组9颗DRAM提供DQ信号。参见图2A和图2B所示，PCB板正面的9颗DRAM作为一组、PCB板背面的9颗DRAM作为另一组，DRAM控制器部署于PCB板的正面，正面的一组对应于CK0信号，背面的一组对应于CK1信号，两组DRAM共享DQ、CA、DQS信号。

PCB板有多层，在PCB板上双面布局多颗DRAM，正面和背面布局的DRAM颗粒之间是一一对应的(一对一相对设置)，正面、背面相对设置的DRAM颗粒之间相同的管脚之间可通过通孔来连接，通孔贯穿PCB板从正面到反面的多层，使得正面布局的DRAM控制器各端口的信号能通过通孔传输给正面布局的DRAM颗粒，也可以传输给背面布局的DRAM颗粒，例如，正面DRAM颗粒上的DQ、CA或DQS信号通过通孔传输到与其对应的反面DRAM颗粒上。例如，DRAM1颗粒的DQ管脚收到DQ信号，通过与DRAM1颗粒的DQ管脚耦合的通孔将DRAM1颗粒收到的DQ信号传输给DRAM1'颗粒的DQ管脚。

目前，向DRAM颗粒传输CA和CK信号时，走线通常采用FLY-BY拓扑结构或者T型结构，传输DQ和DQS信号走线通常采用点对点的方式。如图3A所示，为传输CA和CK信号的信号走线采用FLY-BY拓扑结构、传输DQ和DQS信号的信号走线采用点对点方式的一具体示意；参见图3B所示，为传输CA信号的信号走线采用FLY-BY拓扑结构的另一示意。

在FLY-BY拓扑结构中，例如CA信号线采用单一走线形式依次延伸到各个DRAM颗粒附近，通过短连接线将CA信号线与各DRAM颗粒的CA端口连接。为了提高信号质量，在CA信号线末端还设置端接电阻VTT，以进行容性负载补偿。

实用新型内容

DRAM控制器在向DRAM颗粒传输CA、CK、DQ或DQS等信号时，要求CK和DQS之间的时间偏差不能超过指定阈值(例如，1个时钟周期)。当每组DRAM中多颗DRAM(如9颗)采用FLY-BY拓扑结构来传输CA/CK信号时，由于每组DRAM所包含DRAM颗粒数目较多，受电路板上其他部件的影响、要放置的DRAM颗粒数量的影响、DRAM控制器上访问DRAM颗粒的端口所处位置的影响等，CA和CK信号线采用FLY-BY拓扑结构，使得CA和CK信号线的形状会受到影响。为了满足FLY-BY拓扑结构的布线要求，可能会导致CA和CK信号线过长，由于传输CA和CK信号需要的时间与CA和CK信号线长度成正比，过长的连线会使得CK和DQS之间的时间偏差超过指定阈值，无法满足时序要求。本申请希望提供方案来解决上述技术问题。

本实用新型实施例提供一种具有T+FLY-BY拓扑结构的电路，包括：设置于PCB板上的DRAM控制器、第一组DRAM以及第一分支点；

所述第一组DRAM包括多个DRAM颗粒；

所述DRAM控制器的CA端口通过信号线与所述第一分支点连接，所述第一分支点通过信号线与所述第一组DRAM中第一DRAM颗粒和/或第二DRAM颗粒连接；

布设于所述第一DRAM颗粒以及至少一个第三DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构，以及布设于所述第二DRAM颗粒到至少一个第四DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构；

其中，所述第一DRAM颗粒、所述第二DRAM颗粒、所述至少一个第三DRAM颗粒以及所述至少一个第四DRAM颗粒为所述第一组DRAM中不同DRAM颗粒，其共同组成所述第一组DRAM。

可选地，所述具有T+FLY-BY拓扑结构的电路还包括：第二分支点；

所述DRAM控制器的第一CK端口通过信号线与所述第二分支点连接，所述第二分支点通过信号线与所述第一组DRAM中第一DRAM颗粒和/或第二DRAM颗粒连接；

布设于所述第一DRAM颗粒以及所述至少一个第三DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构，以及布设于所述第二DRAM颗粒到所述至少一个第四DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构。

可选地，所述第一DRAM颗粒到所述至少一个第三DRAM颗粒之间布设的信号线长度与所述第二DRAM颗粒到所述至少一个第四DRAM颗粒之间布设的信号线长度的差值在第一预设范围内。

可选地，所述第一分支点或所述第二分支点与所述第一DRAM颗粒和所述第二DRAM颗粒上对应管脚之间连接的信号线长度在第二预设范围内。

可选地，所述第一组DRAM中位置相邻的两个DRAM颗粒之间的信号线长度在预设第三范围内。

可选地，所述第一分支点和所述第二分支点为设置于所述PCB板上的通孔。

可选地，所述第一分支点和/或所述第二分支点均为所述PCB板上设置的用作于实现分支点功能的专用通孔；或者，所述第一分支点为所述PCB板上DRAM颗粒的CA管脚对应的通孔，所述第二分支点为所述第一组DRAM中DRAM颗粒的CK管脚对应的通孔。

可选地，所述第一分支点和/或所述第二分支点为所述专用通孔，所述第一分支点和/或所述第二分支点通过信号线与所述第一DRAM颗粒和所述第二DRAM颗粒连接。

可选地，所述第一DRAM颗粒的CA管脚对应的通孔作为所述第一分支点，所述第一分支点通过信号线与所述第二DRAM颗粒对应的管脚连接；或

所述第二DRAM颗粒的CA管脚对应的通孔作为所述第一分支点，所述第一分支点通过信号线与所述第一DRAM颗粒对应的管脚连接。

可选地，所述第一DRAM颗粒的CK管脚对应的通孔作为所述第二分支点，所述第二分支点通过信号线与所述第二DRAM颗粒对应的管脚连接；或

所述第二DRAM颗粒的CK管脚对应的通孔作为所述第二分支点，所述第二分支点通过信号线与所述第一DRAM颗粒对应的管脚连接。

可选地，所述DRAM控制器的CA端口通过信号线与所述第一DRAM颗粒或所述第二DRAM颗粒的CA端口连接；

所述DRAM控制器的第一CK端口通过信号线与所述第一DRAM颗粒或所述第二DRAM颗粒的CK端口连接。

可选地，所述DRAM控制器的CA端口与所述第一分支点通过信号线连接，所述第一分支点通过信号线与所述第一DRAM颗粒和/或所述第二DRAM颗粒的CA端口连接；

所述DRAM控制器的第一CK端口与所述第二分支点通过信号线连接，所述第二分支点通过信号线与所述第一DRAM颗粒和/或所述第二DRAM颗粒的CK端口连接。

可选地，所述具有T+FLY-BY拓扑结构的电路还包括：第二组DRAM；

所述DRAM控制器的CA端口通过信号线与所述第一分支点连接，所述第一分支点通过信号线与所述第二组DRAM中第五DRAM颗粒和/或第六DRAM颗粒连接；

布设于所述第五DRAM颗粒以及至少一个第七DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构，以及布设于所述第六DRAM颗粒到至少一个第八DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构；

其中，所述第五DRAM颗粒、所述第六DRAM颗粒、所述至少一个第七DRAM颗粒以及所述至少一个第八DRAM颗粒为所述第二组DRAM中不同DRAM颗粒，其共同组成所述第二组DRAM。

可选地，所述第一分支点为专用通孔，所述第一分支点通过信号线分别与所述第五DRAM颗粒和第六DRAM颗粒的CA管脚连接。

可选地，在所述第一DRAM颗粒的CA管脚对应的通孔作为所述第一分支点情况下，所述第五DRAM颗粒或所述第六DRAM颗粒的CA管脚与所述第一DRAM颗粒的CA管脚通过所述第一DRAM颗粒的CA管脚对应的通孔连接，CA信号通过所述第一DRAM颗粒的CA管脚的通孔传递到所述第五DRAM颗粒或所述第六DRAM颗粒的CA管脚。

可选地，所述具有T+FLY-BY拓扑结构的电路还包括第三分支点以及所述DRAM控制器还包括第二CK端口；

所述DRAM控制器的第二CK端口通过信号线与所述第三分支点连接，所述第三分支点通过信号线与所述第二组DRAM中第五DRAM颗粒和/或第六DRAM颗粒连接；

布设于所述第五DRAM颗粒以及至少一个第七DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构，以及布设于所述第六DRAM颗粒到至少一个第八DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构。

可选地，所述第二CK端口与所述第一CK端口为所述DRAM控制器上不同的CK端口；

所述第一分支点、所述第二分支点以及所述第三分支点为不同分支点。

可选地，所述第三分支点为设置于所述PCB板上与所述第一分支点以及所述第二分支点不同的专用通孔；或者，所述第三分支点为所述第二组DRAM中DRAM颗粒的CK管脚对应的通孔。

可选地，所述第三分支点为专用通孔，所述第三分支点通过信号线分别与所述第五DRAM颗粒和所述第六DRAM颗粒的CK管脚连接。

可选地，在所述第五DRAM颗粒的CK管脚对应的通孔作为所述第三分支点情况下，所述DRAM控制器的第二CK端口通过信号线与所述第五DRAM颗粒的CK管脚连接；

所述六DRAM颗粒的CK管脚通过信号线与所述第五DRAM颗粒的CK管脚对应的通孔连接，CK信号通过所述第五DRAM颗粒的CK管脚的通孔传递到所述第六DRAM颗粒的CK管脚。

可选地，在所述第三分支点为所述第六DRAM颗粒的CK管脚对应的通孔情况下，所述DRAM控制器的第二CK端口通过信号线与所述第六DRAM颗粒的CK管脚连接；

所述第五DRAM颗粒的CK管脚通过信号线与所述第六DRAM颗粒的CK管脚对应的通孔连接，CK信号通过所述第六DRAM颗粒的CK管脚的通孔传递到所述第五DRAM颗粒的CK管脚。

可选地，所述第一组DRAM和所述第二组DRAM位于所述PCB板上不同端面，或者所述第一组DRAM和所述第二组DRAM均包括来自于布设于所述PCB板上两个端面的DRAM颗粒。

可选地，在所述第一组DRAM和所述第二组DRAM均包括来自于布设于所述PCB板上两个端面的DRAM颗粒，且所述第一分支点为所述第一DRAM颗粒的CA管脚对应的通孔，所述第五DRAM颗粒或所述第六DRAM颗粒的CA管脚通过信号线与所述第一DRAM颗粒的CA管脚对应的通孔连接，以及所述第二DRAM颗粒的CA管脚通过信号线与所述第一DRAM颗粒的CA管脚的通孔连接；

CA信号通过所述第一DRAM颗粒的CA管脚的通孔传输给所述第二DRAM颗粒的CA管脚以及传输给所述第五DRAM颗粒的CA管脚或第六DRAM颗粒的CA管脚。

可选地，若CA信号通过所述第一DRAM颗粒对应的CA管脚的通孔传输给所述第五DRAM颗粒的CA管脚，所述第六DRAM颗粒的CA管脚通过信号线与所述第五DRAM颗粒的CA管脚的通孔连接，CA信号通过所述第五DRAM颗粒的CA管脚传输给所述第六DRAM颗粒的CA管脚。

可选地，若CA信号通过所述第一DRAM颗粒对应的CA管脚的通孔传输给所述第六DRAM颗粒的CA管脚，所述第五DRAM颗粒的CA管脚通过信号线与所述第六DRAM颗粒的CA管脚的通孔连接，CA信号通过所述第六DRAM颗粒的CA管脚传输给所述第五DRAM颗粒的CA管脚。

根据本实用新型的实施例，通过采用分支点对DRAM组内的DRAM颗粒进行划分，所划分的每部分DRAM对应的多颗DRAM采用FLY-BY拓扑结构传输CA或CK信号，DRAM组内的各部分DRAM之间并行的通过各自对应的FLY-BY拓扑结构传输CA或CK信号，实现减少组内DRAM颗粒之间传输CA或CK信号所需的时间，保证CA或CK信号的传输满足时序要求。

附图说明

图1表示在PCB板的两个表面布局DRAM的示意图；

图2A表示DRAM控制器为PCB板正面的DRAM提供DQ、CA、DQS、CK信号的示意图；

图2B表示DRAM控制器为PCB板背面的DRAM提供DQ、CA、DQS、CK信号的示意图；

图3A表示传输CA和CK信号的走线采用FLY-BY结构、传输DQ和DQS信号的走线采用点对点方式的示意图；

图3B表示传输CA信号的走线采用FLY-BY拓扑结构的示意图；

图4表示本申请实施例提供的采用T+FLY-BY的拓扑结构传输CA和/或CK信号、采用点对点方式传输DQ和/或DQS信号的示意图；

图5A表示本申请实施例提供的PCB板两端面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之一；

图5B表示本申请实施例提供的PCB板正面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之一；

图5C表示本申请实施例提供的PCB板背面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之一；

图6表示本申请实施例提供的PCB板两端面的DRAM、基于CA管脚对应的通孔传输CA信号实现T+FLY-BY拓扑结构的示意图之一；

图7表示本申请实施例提供的PCB板两端面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之二；

图8A表示本申请实施例提供的位于PCB板正面的一组DRAM通过DRAM控制器的CK0端口提供CK0信号的示意图；

图8B表示本申请实施例提供的位于PCB板背面的一组DRAM通过DRAM控制器的CK1端口提供CK1信号的示意图；

图9A表示本申请实施例提供的两组DRAM共享DQ信号的示意图；

图9B表示本申请实施例提供的DQ信号在对应的DRAM之间点对点传输的示意图；

图10A表示本申请实施例提供的PCB板两端面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之三；

图10B表示本申请实施例提供的PCB板正面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之二；

图10C表示本申请实施例提供的PCB板背面的DRAM采用T+FLY-BY的拓扑结构传输CA信号的示意图之二；

图10D表示本申请实施例提供的PCB板两端面的DRAM、基于CA管脚对应的通孔传输CA信号实现T+FLY-BY拓扑结构的示意图之二；

图10E表示本申请实施例提供的PCB板布局DRAM、NVM芯片以及DRAM控制器，DRAM采用T+FLY-BY的拓扑结构传输CK信号的示意图；

图11A表示采用在PCB板上设置专用于作为分支点的通孔实现T+FLY-BY拓扑结构的示意图；

图11B表示采用DRAM管脚对应的通孔作为分支点实现T+FLY-BY的拓扑结构的示意图；

图12A为采用在PCB板上设置专用于作为分支点的通孔实现T+FLY-BY拓扑结构的综合前仿真结果示意图之一；

图12B为采用DRAM管脚对应的通孔作为分支点实现T+FLY-BY的拓扑结构的综合前仿真结果示意图之一；

图12C为采用在PCB板上设置专用于作为分支点的通孔实现T+FLY-BY拓扑结构的综合前仿真结果示意图之二；

图12D为采用DRAM管脚对应的通孔作为分支点实现T+FLY-BY的拓扑结构的综合前仿真结果示意图之二；

图13A表示采用在PCB板上设置专用于作为分支点的通孔方式中FLY-BY结构一的第一对DRAM的综合后仿真结果示意图；

图13B表示采用DRAM管脚对应的通孔作为分支点方式中FLY-BY结构一的第一对DRAM的综合后仿真结果示意图；

图13C表示采用在PCB板上设置专用于作为分支点的通孔方式中FLY-BY结构二的第一对DRAM的综合后仿真结果示意图；

图13D表示采用DRAM管脚对应的通孔作为分支点方式中FLY-BY结构二的第一对DRAM的综合后仿真结果示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例，为了满足时序要求，DRAM拓扑采用T+FLY-BY的拓扑结构，通过T+FLY-BY的拓扑结构来传输信号。例如在传输CA信号或CK信号时，传递CA信号或者CK信号的信号线走线采用T+FLY-BY的拓扑结构。为了实现T+FLY-BY的拓扑结构，在PCB板上设置T点(分支点)。如将每组的DRAM分为两部分，每一部分包括多颗DRAM颗粒(下文统称为DRAM)。从DRAM控制器的CA或CK端口连接出的CA或CK信号走线，通过T点分为两路，每一路为每组的DRAM中每部分DRAM提供CA或CK信号。采用FLY-BY拓扑结构来为每一部分的多个DRAM传输CA或CK信号，在每组DRAM内两部分DRAM之间并行的通过各自对应的FLY-BY拓扑结构来传输CA或CK信号，实现减少组内多颗DRAM之间传输CA或CK信号所需的时间，保证CA或CK信号的传输满足时序要求，进而使得CK和DQS之间的时间偏差满足要求。

如，参见图4所示，一组DRAM包含9颗DRAM(分别为DRAM1、DRAM2、DRAM3、DRAM4、DRAM5、DRAM6、DRAM7、DRAM8、DRAM9)，采用T型拓扑结构将其分为两部分(DRAM1至DRAM5作为一部分，DRAM6至DRAM9为另一部分)，每一部分内部的多颗DRAM的CA和/或CK信号走线采用FLY-BY拓扑结构，例如，为DRAM1～DRAM5传输CA或CK信号的FLY-BY拓扑结构为FLY-BY结构一，为DRAM6～DRAM9传输CA或CK信号的FLY-BY拓扑结构为FLY-BY结构二。FLY-BY1和FLY-BY2可以并行为DRAM1～DRAM9这一组DRAM传输CA和/或CK信号，进而减少了组内多颗DRAM之间传输CA和/或CK信号所需时间，以满足时序要求。

作为举例，分支点可以为PCB板上的通孔。例如，作为分支点的通孔可以是在PCB板上专门设置的用作分支点的通孔，还可以是DRAM上指定管脚本身所对应的通孔。例如，若以DRAM管脚本身对应的通孔作为分支点，需要选择出一组DRAM，从该组的多个DRAM中选择一DRAM，将所选择出的DRAM上指定管脚本身对应的通孔作为分支点，例如，对于CA信号，将所选择出的DRAM的CA管脚本身对应的通孔作为分支点；或者对于CK信号，将所选择出的DRAM的CK管脚本身对应的通孔作为分支点。又例如，若在PCB板上专门设置一通孔作为分支点，需要在PCB板上选择一位置来设置通孔。可选地，针对一组DRAM，在PCB板上作为分支点的通孔的位置可以按照如下方式来确定：所确定的T点(分支点)使得两部分的FLY-BY拓扑结构分别对应的走线长度尽可能相近；T点(分支点)与指定DRAM对应的管脚(如CA或CK)之间的走线长度在一设定范围内，例如设定范围为100～200mil之间，mil是一个长度的单位，代表千分之一英寸。指定DRAM为每部分对应的首个DRAM，首个DRAM为PCB板上每部分中与T点距离最近的那个DRAM。如图4中DRAM5和DRAM6为两部分分别对应的首个DRAM。下面对基于T+FLY-BY拓扑结构传输CA信号的过程进行介绍。

作为举例，参见图5A和图5B所示，以一组DRAM包括的9颗DRAM均位于PCB板的正面，DRAM控制器也设置在PCB板的正面为例，在存储设备的PCB板上专门设置一通孔(如图5A和图5B所示通孔1)作为分支点。在PCB板的正面，DRAM控制器上的CA端口与通孔1通过信号线连接，通孔1通过信号线与PCB板正面的DRAM5和DRAM6的CA端口分别连接，将CA信号以T型拓扑结构传输给DRAM5和DRAM6，DRAM5和DRAM6均作为首个接收CA信号的DRAM，正面9颗DRAM(DRAM1～DRAM9)通过通孔1被划分为两部分(A部分以及B部分)；其中，A部分包括DRAM5、DRAM4、DRAM3、DRAM2、DRAM1；B部分包括DRAM6、DRAM7、DRAM8、DRAM9。

例如，针对A部分，将DRAM5作为首个DRAM，采用FLY-BY拓扑结构按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1顺序实现在DRAM5～DRAM1之间传输CA信号。针对B部分，将DRAM6作为首个DRAM，采用FLY-BY拓扑结构按照DRAM6->DRAM7->DRAM8->DRAM9的顺序实现在DRAM6～DRAM9之间传输CA信号。进而可以实现该组内的9颗DRAM之间、CA信号按照T+FLY-BY的拓扑结构进行传输，参见图5A以及图5B中的实线形式的走线所示。

由于DRAM在PCB板上是双面布局的，在PCB板的反面也布局了9颗DRAM。当通过信号线将DRAM控制器上CA端口的CA信号传输至通孔1时，通过通孔1将CA信号从PCB板正面传输到PCB板的背面，再通过PCB板背面DRAM与通孔1之间的信号线，将CA信号传输给PCB板背面的DRAM，使得背面的9颗DRAM按照与正面9颗DRAM类似的方式(T+FLY-BY拓扑结构)传输CA信号，参见图5A以及图5C中的虚线形式的走线所示。例如，通孔1通过信号线与PCB板背面的DRAM5'和DRAM6'的CA端口分别连接，将CA信号以T型拓扑结构传输给DRAM5'和DRAM6'，DRAM5'和DRAM6'均作为背面一组DRAM中首个接收CA信号的DRAM，将背面9颗DRAM(DRAM1'～DRAM9')通过通孔1划分为两部分(C部分以及D部分)；其中，C部分包括DRAM5'、DRAM4'、DRAM3'、DRAM2'、DRAM1'；D部分包括DRAM6'、DRAM7'、DRAM8'、DRAM9'。在C部分以及D部分中分别以FLY-BY拓扑结构传输CA信号。又例如，针对C部分而言，其可以将接收到的CA信号按照DRAM5'->DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构传输。针对D部分而言，其可以将接收到的CA信号按照DRAM6'->DRAM7'->DRAM8'->DRAM9'的FLY-BY拓扑结构传输。

例如，参见图6所示，DRAM5中CA管脚对应有通孔Via_5，DRAM5与DRAM5'相对设置在PCB板的正面和背面，DRAM5与DRAM5'可以通过通孔Via_5传输CA信号；DRAM6中CA管脚对应有通孔Via_6，DRAM6与DRAM6'相对设置在PCB板的正面和背面，DRAM6与DRAM6'可以通过通孔Via_6传输CA信号。通孔Via_5和通孔Via_6可以通过信号线与通孔1耦合。

DRAM控制器的CA端口发出的CA信号通过通孔1传输给通孔Via_5，由于正面DRAM5中CA管脚和背面DRAM5'中CA管脚可以与通孔Via_5耦合，故正面DRAM5中CA管脚和背面DRAM5'中CA管脚可接收到DRAM控制器的CA端口所发送的CA信号，针对DRAM5而言，其可将接收到的CA信号按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1的FLY-BY拓扑结构传输；针对DRAM5'而言，其可以将接收到的CA信号按照DRAM5'->DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构传输。

DRAM控制器的CA端口发出的CA信号通过通孔1传输给通孔Via_6，由于正面DRAM6中CA管脚和背面DRAM6'中CA管脚可以与通孔Via_6耦合，故正面DRAM6中CA管脚和背面DRAM6'中CA管脚可接收到DRAM控制器的CA端口所发送的CA信号，针对DRAM6而言，其可将接收到的CA信号按照DRAM6->DRAM7->DRAM8->DRAM9的FLY-BY拓扑结构传输；针对DRAM6'而言，其可以将所接收到的CA信号按照如下FLY-BY拓扑结构传输：DRAM6'->DRAM7'->DRAM8'->DRAM9'。应理解，针对A部分、B部分、C部分以及D部分，FLY-BY拓扑结构的CA信号走线的形状要依据DRAM在PCB板上位置，将FLY-BY拓扑结构的信号走线布局到DRAM附近，再通过信号线将CA信号走线与DRAM的CA端口连接，以实现信号由DRAM控制器至DRAM的传输。

下面对一组DRAM包括位于PCB板两个端面的DRAM的情况进行举例介绍。作为举例，参见图7所示，PCB板正面对应的DRAM 1、DRAM 2、DRAM 3、DRAM 4、DRAM 5和PCB板背面对应的DRAM 1'、DRAM 2'、DRAM 3'、DRAM 4'构成一组DRAM，PCB板正面对应的DRAM 6、DRAM 7、DRAM 8、DRAM 9以及PCB板背面对应的DRAM 5'、DRAM 6'、DRAM 7'、DRAM 8'、DRAM 9'构成另一组DRAM。DRAM控制器上的CA端口与通孔1通过信号线连接，通孔1通过信号线与PCB板正面的DRAM 5以及PCB板背面的DRAM 4'的CA端口分别连接。

例如，基于通孔1通过信号线与DRAM 5、DRAM 4'的CA端口的连接，将CA信号以T型拓扑结构传输给DRAM5和DRAM4'，DRAM5和DRAM4'均作为首个接收CA信号的DRAM，该组DRAM被通孔1划分为两部分(A'部分以及B'部分)，A'部分包括DRAM1、DRAM2、DRAM3、DRAM4、DRAM5，B'部分包括DRAM1'、DRAM2'、DRAM3'、DRAM4'。在A'部分以及B'部分中分别以FLY-BY拓扑结构传输CA信号。例如，针对A'部分而言，其可以将接收到的CA信号按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1的FLY-BY拓扑结构在DRAM5～DRAM1之间传输。针对B'部分而言，其可以将接收到的CA信号按照DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构在DRAM4'～DRAM1'之间传输。

例如，通孔1与DRAM5和DRAM 4'之间的连线长度在设定范围内；相应的，由通孔1至DRAM1所对应的T+FLY-BY拓扑结构走线总长度(通孔1->DRAM5->DRAM4->DRAM3->DRAM2->DRAM1对应的走线总长度)和由通孔1至DRAM 1'所对应的T+FLY-BY拓扑结构走线总长度(通孔1->DRAM4'->DRAM3'->DRAM2'->DRAM1'对应的走线总长度)相接近。

DRAM的每个管脚都有相对应的通孔，例如，DRAM5中CA管脚对应有通孔Via_5，DRAM5与DRAM5'相对设置在PCB板的正面和背面，DRAM5与DRAM5'可以通过通孔Via_5传输CA信号；虽然DRAM5与DRAM 5'对应于不同组，但由于不同组的DRAM共享CA信号，因此DRAM5'可以接收DRAM5传输的信号。

针对另一组DRAM，通孔1通过信号线与PCB板正面的DRAM 6、PCB板背面的DRAM 5'的CA端口分别连接，基于与DRAM 6、DRAM 5'的CA端口的连接，将CA信号以T型拓扑结构传输给DRAM6和DRAM 5'，DRAM6和DRAM 5'均作为首个接收CA信号的DRAM，该组DRAM被通孔1划分为两部分(C'部分以及D'部分)，C'部分包括DRAM 6、DRAM 7、DRAM 8、DRAM 9，D'部分包括DRAM 5'、DRAM 6'、DRAM 7'、DRAM 8'、DRAM 9'。在C'部分以及D'部分中，分别以FLY-BY拓扑结构进行CA信号的传输。其中，针对C'部分而言，其可以将所接收到的CA信号按照DRAM6->DRAM7->DRAM8->DRAM9的FLY-BY拓扑结构在对应的DRAM(DRAM6～DRAM9)之间传输CA信号。针对D'部分而言，其可以将所接收到的CA信号按照DRAM5'->DRAM6'->DRAM7'->DRAM8'->DRAM9'的FLY-BY拓扑结构在DRAM5'～DRAM 9'之间传输CA信号。

下面针对CK信号进行介绍。

作为举例，CK信号也可以采用T+FLY-BY拓扑结构来传输。为了采用T+FLY-BY拓扑结构来传输CK信号也可以在PCB板上设置专用于作为分支点的通孔，基于所设置的通孔实现CK信号对应的T型拓扑结构。可选地，CA信号和CK信号可以采用不同的通孔来分别实现T+FLY-BY拓扑结构。

又作为举例，当将PCB板正面和背面布局的多个DRAM划分为多组时，不同组DRAM对应的CK信号不同。例如，将PCB板正面和背面布局的多个DRAM划分为两组时，DRAM控制器包括两个CK端口，分别为CK0端口以及CK1端口，CK0端口为一组DRAM提供CK信号，CK1端口为另一组DRAM提供CK信号，其中，CK0端口提供的CK信号为CK0，CK1端口提供的CK信号为CK1。例如，参见图8A所示，DRAM控制器设置在PCB板的正面，位于PCB板正面的一组DRAM通过DRAM控制器的CK0端口提供CK0信号，参见图8B所示，位于PCB板背面的一组DRAM通过DRAM控制器的CK1端口提供CK1信号。如图8A所示，为了使得CK0信号能够在PCB板正面的一组DRAM中按照T+FLY-BY拓扑结构来传输，可以在PCB板上设置专用于作为分支点的通孔(通孔2)。

在图8A所示的情况中，将DRAM控制器的CK0端口提供的CK0信号通过通孔2分为两路形成T型拓扑结构，将CK0信号以T型拓扑结构传输至DRAM5和DRAM6，DRAM5和DRAM6作为首个接收CK0信号的DRAM。正面9颗DRAM(DRAM1～DRAM9)通过通孔2被划分为两部分(A部分以及B部分)；其中，A部分包括DRAM5、DRAM4、DRAM3、DRAM2、DRAM1；B部分包括DRAM6、DRAM7、DRAM8、DRAM9。例如，针对A部分，将DRAM5作为首个DRAM，按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1的FLY-BY拓扑结构实现在DRAM5～DRAM1之间传输CK0信号。针对B部分，将DRAM6作为首个DRAM，按照DRAM6->DRAM7->DRAM8->DRAM9的FLY-BY拓扑结构实现在DRAM6～DRAM9之间传输CK0信号。进而可以实现该组内的9颗DRAM之间CK0信号按照T+FLY-BY的拓扑结构进行传输。

如图8B所示，为了使得CK1信号能够在PCB板背面的一组DRAM中按照T+FLY-BY拓扑结构来传输，可以在PCB板上设置专用于作为分支点的通孔(通孔3)。例如，通孔3与通孔2为不同的通孔。PCB板上设置的通孔3将PCB板背面的一组DRAM分为两部分，基于该通孔实现CK1信号对应的T型拓扑结构。由于DRAM控制器设置在PCB板的正面，DRAM控制器上CK1端口与通孔3通过信号线连接，由于通孔3贯穿PCB板，通孔3通过信号线连接PCB板的背面的一组DRAM内对应的两个DRAM，将CK1信号传输至PCB板的背面。位于PCB板背面的一组DRAM基于T型拓扑结构被分为两部分(C部分以及D部分)；C部分包括DRAM5'、DRAM4'、DRAM3'、DRAM2'、DRAM1'；D部分包括DRAM6'、DRAM7'、DRAM8'、DRAM9'。在C部分以及D部分中分别以FLY-BY拓扑结构传输CK1信号。

在图8B所示的情况中，DRAM控制器的CK1端口提供的CK1信号通过通孔3传输至DRAM5'以及DRAM6'，DRAM5'作为C部分的首个DRAM，按照DRAM5'->DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构，实现CK1信号沿DRAM 5'、DRAM 4'、DRAM 3'、DRAM 2'、DRAM 1'的方向传输；针对DRAM6'而言，其作为D部分的首个DRAM，按照DRAM6'->DRAM7'->DRAM8'->DRAM9'的FLY-BY拓扑结构，实现CK1信号沿DRAM 6'、DRAM 7'、DRAM 8'、DRAM 9'的方向传输。

作为举例，针对一组DRAM对应的两部分位于PCB板的不同端面的情况。针对任意一组DRAM而言，由于其对应的DRAM分布于PCB板的两个端面，在该组DRAM对应于CK1信号时，DRAM控制器的CK1端口提供的CK1信号通过通孔传输至分布于PCB板的两个端面上的DRAM。例如，该组DRAM对应的9个DRAM包括：分布于PCB板一端面上的DRAM5、DRAM4、DRAM3、DRAM2、DRAM1，以及分布于PCB板另一端面上的DRAM4'、DRAM3'、DRAM2'、DRAM1'；分布于PCB板一端面的DRAM控制器提供的CK1信号传输至DRAM5、DRAM4、DRAM3、DRAM2、DRAM1，且CK1信号通过通孔传输至DRAM4'、DRAM3'、DRAM2'、DRAM1'。CK0端口为另一组DRAM提供CK0信号，与CK1端口为一组DRAM提供CK1信号类似，在此不做赘述。另外，具体的CK0信号或CK1信号在每一组DRAM内以T+FLY-BY拓扑结构传输与前述CA信号在每一组DRAM内以T+FLY-BY拓扑结构传输类似，在此不做赘述。

DRAM控制器除了向DRAM提供CA信号和CK信号外，还向DRAM提供DQ信号和DQS信号。又作为举例，DRAM控制器向DRAM提供DQ信号或DQS信号采用点对点拓扑结构。如，参见图9A和图9B所示，DQ端口数量和一组DRAM所支持的DRAM的数量相同，两组DRAM共享同一组DQ信号。例如，正面的每个DRAM与背面对应设置的DRAM的DQ管脚通过通孔连接，相对设置的两个DRAM共享同一DQ信号。例如，正面DRAM1中DQ引脚与背面DRAM1'中DQ引脚所对应的通孔连接，使得两个DRAM共享同一DQ信号。

下面对利用DRAM管脚本身对应的通孔形成T+FLY-BY拓扑结构的方案进行介绍。

针对双面布局DRAM的PCB板，双面布局的DRAM之间共享CA信号、DQ信号、DQS信号等。为了实现PCB板正面DRAM与相对设置于PCB板背面的DRAM之间共享信号，为PCB板正面DRAM与相对设置于PCB板背面的DRAM的管脚设置对应的通孔，相对设置于PCB板正面和背面的两个DRAM的管脚之间通过通孔来传输信号(如CA信号、DQ信号、DQS信号等)。例如，PCB板正面DRAM1中DQS管脚与背面DRAM1'中DQS管脚所对应的通孔连接。当DRAM控制器设置于PCB板正面，DRAM控制器的DQS端口通过信号线与PCB板正面DRAM1中DQS管脚连接，以向PCB板正面DRAM1发送DQS信号；当PCB板正面DRAM1的DQS管脚接收到DRAM控制器发送的DQS信号后，通过DRAM1中DQS管脚与背面DRAM1'中DQS管脚所对应的通孔，将DQS信号传输给DRAM1'中DQS引脚，进而使得两个DRAM共享同一DQS信号。

作为举例，可以利用一DRAM中CA管脚本身对应的通孔作为分支点，实现一组DRAM的划分，以通过划分在一组DRAM内部按照T+FLY-BY的拓扑结构传输CA信号。又作为举例，也可以利用一DRAM中CK管脚本身对应的通孔作为分支点，实现一组DRAM的划分，以通过划分实现按照T+FLY-BY的拓扑结构传输CK信号。

又作为举例，针对CA信号，由于不同组的DRAM可共享CA信号，可以仅选择一个DRAM，将所选择的DRAM的CA管脚对应的通孔作为分支点。DRAM控制器上的CA端口与对应的通孔(所选择的DRAM的CA管脚对应的通孔)通过信号线连接，该通孔通过信号线连接两组DRAM。

作为举例，两组DRAM分布于PCB板的两个端面，每个端面对应于一组DRAM，每组DRAM包括9颗DRAM。参见图10A以及图10B所示，以正面9颗DRAM中DRAM5的CA管脚本身对应的通孔作为分支点(T点)。针对PCB板正面的一组DRAM，按照DRAM5->DRAM6->DRAM7->DRAM8->DRAM9的FLY-BY拓扑结构在上述几个DRAM之间传输CA信号，同时按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1的FLY-BY拓扑结构传输CA信号，进而实现9颗DRAM之间CA信号按照T+FLY-BY拓扑结构传输。参见图10A以及图10C所示，针对PCB板背面的一组DRAM而言，由于DRAM5与DRAM5'是PCB板正面和背面上相对设置的两个DRAM，它们之间可以基于CA管脚本身所对应的通孔实现CA信号的传输，在DRAM5的CA管脚收到DRAM控制器CA端口提供的CA信号时，可以通过DRAM5的CA管脚对应的通孔将CA信号传输给DRAM5',DRAM5'可以通过CA管脚将CA信号传输DRAM6'和DRAM4'，进而使得在PCB板上的另一组DRAM，可以按照例如DRAM5'->DRAM6'->DRAM7'->DRAM8'->DRAM9'的FLY-BY拓扑结构在DRAM5'至DRAM9'这几个DRAM之间进行CA信号的传输，且可以按照DRAM5'->DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构在DRAM5'至DRAM1'这几个DRAM之间传输CA信号，进而实现该组DRAM之间CA信号按照T+FLY-BY拓扑结构传输。

图10D为PCB板正面的DRAM与背面的DRAM基于CA管脚对应的通孔传输CA信号的示例。设置于PCB板正面的DRAM控制器的CA端口提供的CA信号传输至DRAM5的CA管脚，通过DRAM5的CA管脚对应的通孔将CA信号传输给DRAM5'，以实现在PCB板的背面传输CA信号；且在PCB板的正面与背面均形成T+FLY-BY拓扑结构，以基于T+FLY-BY拓扑结构传输CA信号。

作为举例，对一组DRAM包括位于PCB板两个端面的DRAM的情况进行介绍。如，PCB板正面对应的DRAM 1、DRAM 2、DRAM 3、DRAM 4、DRAM 5和PCB板背面对应的DRAM 1'、DRAM 2'、DRAM 3'、DRAM 4'、DRAM 5'构成一组DRAM，PCB板正面对应的DRAM 6、DRAM 7、DRAM8、DRAM 9以及PCB板背面对应的DRAM 6'、DRAM 7'、DRAM 8'、DRAM 9'构成另一组DRAM。以DRAM5的CA管脚本身对应的通孔作为分支点，其中的一组DRAM，按照DRAM5'->DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构传输CA信号、同时按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1的FLY-BY拓扑结构传输CA信号。由于CA信号可以由不同的DRAM组共享，CA信号可以由DRAM5'传输至DRAM 6'，按照DRAM6'->DRAM7'->DRAM8'->DRAM9'的FLY-BY拓扑结构传输，DRAM 6'可以通过CA管脚对应的通孔将CA信号传输至DRAM 6，按照DRAM6->DRAM7->DRAM8->DRAM9的FLY-BY拓扑结构传输。

又作为举例，DRAM控制器包括CK0端口以及CK1端口，CK0端口对应于一组DRAM、CK1端口对应于另一组DRAM，由于每组DRAM对应于一CK信号，可以在每组DRAM中分别选择一个DRAM。如，针对一组DRAM(组1)，通过一通孔(在组1中选择出的DRAM的CK管脚对应的通孔)将该组DRAM分为两部分、实现CK0信号对应的T型拓扑结构；针对另一组DRAM(组2)，通过另一通孔(在组2中选择出的DRAM的CK管脚对应的通孔)将该组DRAM分为两部分、实现CK1信号对应的T型拓扑结构。

其中，对应于CK0信号的DRAM与对应于CK1信号的DRAM为不同的DRAM，所选择的对应于CK信号(CK1信号或者CK0信号)的DRAM与对应于CA信号的DRAM可以为同一个DRAM。

作为举例，两组DRAM分布于PCB板的两个端面，每个端面对应于一组DRAM，每组DRAM包括9颗DRAM，正面的一组DRAM对应于CK0信号、背面的一组DRAM对应于CK1信号，以正面9颗DRAM中DRAM5颗粒的CK管脚本身对应的通孔作为PCB板正面一组DRAM的分支点。针对正面的一组DRAM，按DRAM5->DRAM6->DRAM7->DRAM8->DRAM9的FLY-BY拓扑结构在上述几个DRAM之间传输CK0信号，同时按照DRAM5->DRAM4->DRAM3->DRAM2->DRAM1的FLY-BY拓扑结构传输CK0信号，进而实现9颗DRAM之间CK0信号按照T+FLY-BY拓扑结构传输。针对PCB板背面的一组DRAM而言，由于DRAM6与DRAM6'是PCB板正面和背面上相对设置的两个DRAM，它们之间可以基于CK管脚本身所对应的通孔实现CK信号的传输，位于PCB板正面的DRAM控制器，其CK1端口与DRAM6(位于PCB板正面)对应的CK管脚通孔通过信号线连接，由于CK管脚通孔贯穿PCB板，CK1信号可传输至PCB板背面的DRAM6'，DRAM6'的CK管脚通孔作为PCB板背面一组DRAM的分支点。针对背面DRAM，按DRAM6'->DRAM5'->DRAM4'->DRAM3'->DRAM2'->DRAM1'的FLY-BY拓扑结构在上述几个DRAM之间传输CK1信号，同时按照DRAM6'->DRAM7'->DRAM8'->DRAM9'的FLY-BY拓扑结构传输CK1信号，进而实现9颗DRAM之间CK1信号按照T+FLY-BY拓扑结构传输。

需要说明的是，PCB板上除了布局DRAM，还会布局其他芯片，例如NVM芯片。参见图10E所述，在DRAM控制器周围布设有多个DRAM以及多个NVM芯片，DRAM布设的位置与NVM芯片相比更靠近DRAM控制器。图10E所示的PCB板结构布局作为在PCB板的正面布局DRAM控制器、DRAM以及NVM芯片的一举例。DRAM控制器在PCB板左侧的中间位置，DRAM1-DRAM 4在DRAM控制器上方，呈2行2列的布局形式，DRAM5-DRAM 7在DRAM控制器的右侧，呈一列布局形式纵向排列，DRAM8-DRAM 9在DRAM控制器的下方，呈1行排列；DRAM的上述布局是使得CK0信号到各DRAM的连接长度不会过长。分支点设置于DRAM5与DRAM4之间，DRAM4至DRAM1构成的FLY-BY拓扑结构的走线形式为：向上绕一圈到VTT，DRAM5至DRAM9构成的FLY-BY拓扑结构的走线形式为：向下又左转到VTT。针对FLY-BY拓扑结构而言，其包括主线和分支，图10E中的主线是单一走线，分支为连接主线与DRAM的走线。

在另一种实施情况中，针对一组DRAM对应的两部分位于PCB板的不同端面的情况。针对任意一组DRAM而言，由于其对应的DRAM分布于PCB板的两个端面，DRAM控制器的CK端口提供的CK信号需要通过通孔传输至分布于PCB板的两个端面上的DRAM。例如，一组DRAM对应的9个DRAM包括：分布于PCB板正面上的DRAM4、DRAM3、DRAM2、DRAM1，以及分布于PCB板背面上的DRAM5'、DRAM4'、DRAM3'、DRAM2'、DRAM1'；另一组DRAM对应的9个DRAM包括：分布于PCB板正面上的DRAM5、DRAM6、DRAM7、DRAM8、DRAM9，以及分布于PCB板背面上的DRAM6'、DRAM7'、DRAM8'、DRAM9'。将PCB板正面的DRAM4的CK管脚对应的通孔作为T点(如，第二分支点)，位于PCB板正面的DRAM控制器，其CK0端口与DRAM4对应的CK管脚通孔通过信号线连接，CK管脚通孔通过信号线与PCB板正面的DRAM连接，由于CK管脚通孔贯穿PCB板，CK0信号可传输至PCB板背面。基于第二分支点将一组DRAM分为两部分，一部分包括DRAM 4、DRAM 3、DRAM 2、DRAM1，另一部分包括DRAM5'、DRAM4'、DRAM3'、DRAM2'、DRAM1'，两部分均传输CK0信号，实现将DRAM控制器提供的CK0信号在PCB板的正面和背面传输。

将PCB板正面的DRAM6的CK管脚对应的通孔作为T点(如，第三分支点)，位于PCB板正面的DRAM控制器，其CK1端口与DRAM6对应的CK管脚通孔通过信号线连接，CK管脚通孔通过信号线与PCB板正面的DRAM连接，由于CK管脚通孔贯穿PCB板，CK1信号可传输至PCB板背面。基于第三分支点将一组DRAM分为两部分，一部分包括DRAM6'、DRAM 7'、DRAM 8'、DRAM9'，另一部分包括DRAM5、DRAM6、DRAM7、DRAM8、DRAM9，两部分均传输CK1信号，以将DRAM控制器提供的CK1信号在PCB板的正面和背面传输。

需要说明的是，所确定的作为分支点的CA管脚、CK管脚，其对应的DRAM在整个DRAM布局中的位置需要满足限制条件，例如，基于分支点所确定的两部分的FLY-BY拓扑结构分别对应的走线长度尽可能相近；分支点与两部分中的首个DRAM之间的走线长度在一设定范围内。

本申请实施例，采用在PCB板上设置或选择通孔、将通孔作为T型拓扑结构的分支点，实现CA信号和/或CK信号采用T+FLY-BY的拓扑结构来传输，减少多颗DRAM之间传输CA和/或CK信号所需的时间，保证CA和/或CK信号的传输满足时序要求。

下面通过仿真结果来对本申请实施例方案效果进行说明。

图11A表示采用在PCB板上设置专用于作为分支点的通孔实现T+FLY-BY拓扑结构；在图11A中，FLY-BY结构一包括DRAM5'和DRAM5(第一对DRAM)、DRAM4'和DRAM4(第二对DRAM)、DRAM3'和DRAM3(第三对DRAM)、DRAM2'和DRAM2(第四对DRAM)、DRAM1'和DRAM1(第五对DRAM)，FLY-BY结构二包括DRAM6'和DRAM6(第一对DRAM)、DRAM7'和DRAM7(第二对DRAM)、DRAM8'和DRAM8(第三对DRAM)、DRAM9'和DRAM9(第四对DRAM)。图11B表示采用DRAM管脚对应的通孔作为分支点实现T+FLY-BY的拓扑结构；在图11B中，FLY-BY结构一包括DRAM5'和DRAM5(第一对DRAM)、DRAM4'和DRAM4(第二对DRAM)、DRAM3'和DRAM3(第三对DRAM)、DRAM2'和DRAM2(第四对DRAM)、DRAM1'和DRAM1(第五对DRAM)，FLY-BY结构二包括DRAM6'和DRAM6(第一对DRAM)、DRAM7'和DRAM7(第二对DRAM)、DRAM8'和DRAM8(第三对DRAM)、DRAM9'和DRAM9(第四对DRAM)。

针对本申请实施例提供DRAM拓扑结构分别进行了综合前仿真和综合后仿真，具体仿真结果如下所示：

一、综合前仿真(Pre-Synthesis Simulation)

在设计前期并不知晓采用哪种方式实现T+FLY-BY拓扑结构、何处作为分支点的通孔的位置、DRAM与走线(CA或CK信号线)之间的连接线长度设计何种尺寸会使得DRAM性能更好。为此，根据DRAM叠层结构、介质参数、以及路径换层信息建立有损传输线以及通孔模型，根据该模型进行综合前仿真。图12A、图12C为采用在PCB板上设置专用于作为分支点的通孔实现T+FLY-BY拓扑结构的综合前仿真结果；图12B和图12D为采用DRAM管脚对应的通孔作为分支点实现T+FLY-BY拓扑结构的综合前仿真结果。

图12A～12D表示PCB板设计完成前，对PCB板上布局的部分DRAM进行综合前仿真得到的眼图，其中，眼图是一系列信号在示波器上累积而显示的图形。如何来判断仿真结果的好坏，需要根据眼图的“眼睛”来确定，例如依据“眼睛”宽度、高度、张开度等指标评价相应电路的性能好坏。图12A为针对图11A中FLY-BY结构一的第一对DRAM的综合前仿真结果；图12B为针对图11B中FLY-BY结构一的第一对DRAM的综合前仿真结果；图12C为针对图11A中FLY-BY结构二的第一对DRAM的综合前仿真结果；图12D为针对图11B中FLY-BY结构二的第一对DRAM的综合前仿真结果。

针对使用DRAM管脚对应的通孔实现T+FLY-BY拓扑结构的情况，由于先走到FLY-BY结构一的第一对DRAM的管脚处，再经由公共通孔实现走到FLY-BY结构二，链路的反射情况比较复杂，参看图12B在FLY-BY结构一的第一对DRAM仿真结果中存在过冲现象，其中，过冲现象体现在反射发生在信号上升沿饱和之前，导致眼图中“眼睛”压眼图模板(如图12B中椭圆形框标注出的)。参看图12D，在FLY-BY结构二的第一对DRAM处体现的是过冲现象，导致眼图压眼图模板。

由于采用专门设置通孔实现T+FLY-BY拓扑结构，T走线相对对称些。图12A和图12C中反射现象不明显，眼图中“眼睛”压眼图模板现象比较弱。

综合看，采用专门设置通孔实现T+FLY-BY拓扑结构相比使用DRAM管脚对应的通孔实现T+FLY-BY拓扑结构，综合前仿真的眼图结果要更好一些。

经过类似的实验，仿真得到图11A所对应的T+FLY-BY拓扑结构中，可优选的，作为分支点的通孔与FLY-BY结构一和FLY-BY2结构二中第一对DRAM的距离选择为100～200mil，第一对DRAM与第二对DRAM的支路长度、第二对DRAM与第三对DRAM的支路长度、第三对DRAM与第四对DRAM的支路长度、第四对DRAM与第五对DRAM的支路长度为800～850mil。

二、综合后仿真(Post-Synthesis Simulation)

图13A～13D表示PCB板设计完成后，对PCB板上布局的部分DRAM进行综合后仿真得到的眼图，其中，图13A为针对图11A中FLY-BY结构一的第一对DRAM的综合后仿真结果；图13B为针对图11B中FLY-BY结构一的第一对DRAM的综合后仿真结果；图13C为针对图11A中FLY-BY结构二的第一对DRAM的综合后仿真结果；图13D为针对图11B中FLY-BY结构二的第一对DRAM的综合后仿真结果。

图13B与图13A相比，图13B中框出来的部分波形已触及到眼图模板(Mask)区域，图13B对应的眼图没有图13A对应的眼图的仿真结果好。图13D与图13C相比，图13D中框出来的部分波形已触及到眼图模板(Mask)区域，图13D对应的眼图没有图13C对应的眼图的仿真结果好。

图13A和图13C对应的图11A的拓扑方案采用的是专用设置通孔作为分支点实现T+FLY-BY拓扑结构，图13B和图13D对应的图11B的拓扑方案采用DRAM管脚通孔作为分支点实现DRAM的T+FLY-BY拓扑结构。而图13B效果没有图13A的好，图13D的效果也没有图13C的好，说明采用DRAM管脚通孔作为分支点实现DRAM的T+FLY-BY拓扑结构效果没有采用专用设置通孔作为分支点实现T+FLY-BY拓扑结构的效果好。由于PCB板上除了布局DRAM，还可以布局其他器件(如NVM芯片)，因此，在PCB上布局的DRAM和走线需要考虑实际情况，基于此在实际PCB布局中分支点与各DRAM之间的走线长度与仿真结果略有偏差。作为举例，在图11A所示的例子中，从DRAM控制器到T点的主线长度为812.4mil；在FLY-BY结构一中，T点到第一对DRAM之间的长度为250mil，第一对DRAM到第二对DRAM的支路长度、第二对DRAM到第三对DRAM的支路长度、第三对DRAM到第四对DRAM的支路长度、第四对DRAM到第五对DRAM的支路长度为774mil；在FLY-BY结构二中，T点到第一对DRAM之间的长度为240mil，第一对DRAM到第二对DRAM的支路长度、第二对DRAM到第三对DRAM的支路长度、第三对DRAM到第四对DRAM的支路长度为771mil。

在图11B所示的例子中，从DRAM控制器到T点的主线长度为1059mil；针对FLY-BY结构二，T点到第一对DRAM之间的长度为766mil，第一对DRAM到第二对DRAM的支路长度、第二对DRAM到第三对DRAM的支路长度、第三对DRAM到第四对DRAM的支路长度、第四对DRAM到第四对DRAM的支路长度为771mil；针对FLY-BY结构一，第一对DRAM到第二对DRAM的支路长度、第二对DRAM到第三对DRAM的支路长度、第三对DRAM到第四对DRAM的支路长度为774mil。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种具有T+FLY-BY拓扑结构的电路，其特征在于，包括：设置于PCB板上的DRAM控制器、第一组DRAM以及第一分支点；

所述第一组DRAM包括多个DRAM颗粒；

所述DRAM控制器的CA端口通过信号线与所述第一分支点连接，所述第一分支点通过信号线与所述第一组DRAM中第一DRAM颗粒和/或第二DRAM颗粒连接；

布设于所述第一DRAM颗粒以及至少一个第三DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构，以及布设于所述第二DRAM颗粒到至少一个第四DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构；

其中，所述第一DRAM颗粒、所述第二DRAM颗粒、所述至少一个第三DRAM颗粒以及所述至少一个第四DRAM颗粒为所述第一组DRAM中不同DRAM颗粒，其共同组成所述第一组DRAM。

2.根据权利要求1所述的具有T+FLY-BY拓扑结构的电路，其特征在于，还包括：第二分支点；

所述DRAM控制器的第一CK端口通过信号线与所述第二分支点连接，所述第二分支点通过信号线与所述第一组DRAM中第一DRAM颗粒和/或第二DRAM颗粒连接；

布设于所述第一DRAM颗粒以及所述至少一个第三DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构，以及布设于所述第二DRAM颗粒到所述至少一个第四DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构。

3.根据权利要求1或2所述的具有T+FLY-BY拓扑结构的电路，其特征在于，所述第一DRAM颗粒到所述至少一个第三DRAM颗粒之间布设的信号线长度与所述第二DRAM颗粒到所述至少一个第四DRAM颗粒之间布设的信号线长度的差值在第一预设范围内。

4.根据权利要求2所述的具有T+FLY-BY拓扑结构的电路，其特征在于，

所述第一分支点或所述第二分支点与所述第一DRAM颗粒和所述第二DRAM颗粒上对应管脚之间连接的信号线长度在第二预设范围内。

5.根据权利要求2所述的具有T+FLY-BY拓扑结构的电路，其特征在于，所述第一分支点和/或所述第二分支点均为所述PCB板上设置的用作于实现分支点功能的专用通孔；或者，所述第一分支点为所述PCB板上DRAM颗粒的CA管脚对应的通孔，所述第二分支点为所述第一组DRAM中DRAM颗粒的CK管脚对应的通孔。

6.根据权利要求2、4或5所述的具有T+FLY-BY拓扑结构的电路，其特征在于，还包括：第二组DRAM；

所述DRAM控制器的CA端口通过信号线与所述第一分支点连接，所述第一分支点通过信号线与所述第二组DRAM中第五DRAM颗粒和/或第六DRAM颗粒连接；

布设于所述第五DRAM颗粒以及至少一个第七DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构，以及布设于所述第六DRAM颗粒到至少一个第八DRAM颗粒之间的用于传递CA信号的信号线采用FLY-BY拓扑结构；

其中，所述第五DRAM颗粒、所述第六DRAM颗粒、所述至少一个第七DRAM颗粒以及所述至少一个第八DRAM颗粒为所述第二组DRAM中不同DRAM颗粒，其共同组成所述第二组DRAM。

7.根据权利要求6所述的具有T+FLY-BY拓扑结构的电路，其特征在于，所述电路还包括第三分支点以及所述DRAM控制器还包括第二CK端口；

所述DRAM控制器的第二CK端口通过信号线与所述第三分支点连接，所述第三分支点通过信号线与所述第二组DRAM中第五DRAM颗粒和/或第六DRAM颗粒连接；

布设于所述第五DRAM颗粒以及至少一个第七DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构，以及布设于所述第六DRAM颗粒到至少一个第八DRAM颗粒之间的用于传递CK信号的信号线采用FLY-BY拓扑结构。

8.根据权利要求7所述的具有T+FLY-BY拓扑结构的电路，其特征在于，所述第二CK端口与所述第一CK端口为所述DRAM控制器上不同的CK端口；

所述第一分支点、所述第二分支点以及所述第三分支点为不同分支点。

9.根据权利要求7或8所述的具有T+FLY-BY拓扑结构的电路，其特征在于，在所述第五DRAM颗粒的CK管脚对应的通孔作为所述第三分支点情况下，所述DRAM控制器的第二CK端口通过信号线与所述第五DRAM颗粒的CK管脚连接；

所述六DRAM颗粒的CK管脚通过信号线与所述第五DRAM颗粒的CK管脚对应的通孔连接，CK信号通过所述第五DRAM颗粒的CK管脚的通孔传递到所述第六DRAM颗粒的CK管脚。

10.根据权利要求6所述的具有T+FLY-BY拓扑结构的电路，其特征在于，所述第一组DRAM和所述第二组DRAM位于所述PCB板上不同端面，或者所述第一组DRAM和所述第二组DRAM均包括来自于布设于所述PCB板上两个端面的DRAM颗粒。