CN220985646U - 大输出摆幅驱动电路和通信集成电路 - Google Patents
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- 238000004891 communication Methods 0.000 title claims abstract description 14
- 239000000872 buffer Substances 0.000 claims abstract description 19
- 230000003321 amplification Effects 0.000 claims description 90
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 90
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000007850 degeneration Effects 0.000 claims description 13
- 230000003139 buffering effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000013307 optical fiber Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- Amplifiers (AREA)
Abstract
本实用新型提出一种大输出摆幅驱动电路和通信集成电路，其中，大输出摆幅驱动电路包括共基极差分放大模块、共射极差分放大模块、尾电流源模块和复用放大模块，复用放大模块通过对第一差分电压信号进行缓冲和放大，并分别输出第二差分电压信号至共射极差分放大模块以及输出动态偏置电压信号至共基极差分放大模块，同时满足缓冲级和动态偏置级的功能，通过对同一个电路级进行复用，由一级电路同时支持两路信号路径，简化了大输出摆幅驱动电路的结构，在保证所有HBT工作于安全条件的情况下，降低了大输出摆幅驱动电路的功耗。
Description
技术领域
本实用新型属于集成电路技术领域，尤其涉及一种大输出摆幅驱动电路和通信集成电路。
背景技术
在高速通信网络中，需要大输出摆幅驱动电路来增大电信号的调制幅度，以便后级模块进行信号处理。以光纤网络为例，光信号调制器是光纤网络的核心组件之一，常用的光信号调制器如马赫-曾德尔调制器(MZM，Mach-Zehnder Modulator)和电吸收调制器(EML，Electro-absorption Modulator)等均需要能够输出大电压摆幅的驱动器来驱动，以获得高消光比的光信号，从而提升光纤网络的通信质量。然而，大摆幅驱动电路常需多个缓冲级进行信号摆幅的逐级放大和信号共模电平的平移，因此往往需要更高的功耗。SiGeBiCMOS工艺被广泛应用于高速通信集成电路的设计和制造，该工艺采用的器件是异质结双极型晶体管(HBT，Heterojunction Bipolar Transistor)，尽管它具有高速、低噪声等优点，但要使其同时实现低功耗和大输出摆幅的驱动器仍然是一项具有挑战性的任务。
目前已有的基于SiGe BiCMOS工艺实现大输出摆幅驱动器的方法是采用击穿电压倍增(BV-Doubler，Breakdown Voltage Doubler)的结构，如图2所示。该拓扑结构是通过给传统的CASCODE结构(如图1所示)的共基极HBT提供动态基极偏置电压，保持共基极HBT在驱动器大信号工作时的集电极-发射极电压小于击穿电压，从而在理论上实现2倍CASCODE结构的输出摆幅，即2×(BVCE-VCEO)的输出电压摆幅，其中BVCE为HBT集电极-发射极击穿电压，VCEO是保证HBT工作于线性放大区的最小集电极-发射极电势差。然而，如图2所示，在BV-Doubler结构中，常需一个共发射极路径(CE，Common Emitter)给共基极HBT提供基极偏置电压，及一个射极跟随器(EF，Emitter Follower)进行信号的缓冲和共模电平平移。缓冲级和偏置级的引入大幅提升了BV-Doubler的功耗需求。
实用新型内容
本实用新型的目的在于提供一种大输出摆幅驱动电路，旨在解决传统的大输出摆幅驱动电路存在功耗高的问题。
本实用新型实施例的第一方面提出了一种大输出摆幅驱动电路，包括依次连接的共基极差分放大模块、共射极差分放大模块和尾电流源模块，以及与所述共基极差分放大模块的输入端、所述共射极差分放大模块的输入端和所述尾电流源模块的输入端分别连接的复用放大模块；
所述复用放大模块，被配置为将输入源的第一差分电压信号进行缓冲并输出第二差分电压信号至所述共射极差分放大模块以及对所述第一差分电压信号进行信号放大并输出动态偏置电压信号至所述共基极差分放大模块，所述第二差分电压信号与所述第一差分电压信号幅值相同且共模电平不同，所述动态偏置电压信号将所述第一差分电压信号幅值放大且相位相反；
所述共射极差分放大模块，被配置为对所述第二差分电压信号进行放大并由所述共基极差分放大模块输出差分驱动信号；
所述共基极差分放大模块，被配置为根据所述动态偏置电压信号使所述差分驱动信号输出；
所述尾电流源模块，被配置为输出恒定的尾电流至所述共射极差分放大模块和所述复用放大模块。
可选地，所述复用放大模块包括第一双极型晶体管和第二双极型晶体管；
所述第一双极型晶体管的基极和所述第二双极型晶体管的基极分别接收第一差分电压信号的两个相位相反的电压信号，所述第一双极型晶体管的发射极和所述第二双极型晶体管的发射极与所述共射极差分放大模块的基极连接，所述第一双极型晶体管的集电极和所述第二双极型晶体管的集电极分别与所述共基极差分放大模块的基极连接，所述第一双极型晶体管的发射极和所述第二双极型晶体管的发射极还与所述尾电流源模块的输入端连接，所述第一双极型晶体管的集电极和所述第二双极型晶体管的集电极还分别通过第一负载电阻连接至供电电压。
可选地，所述复用放大模块还包括第一退化电阻；
所述第一退化电阻的两端分别与所述第一双极型晶体管的发射极和所述第二双极型晶体管的发射极连接。
可选地，所述共基极差分放大模块包括第三双极型晶体管和第四双极型晶体管；
所述第三双极型晶体管的基极和所述第四双极型晶体管的基极分别接收所述动态偏置电压信号中相位相反的一电压信号，所述第三双极型晶体管的集电极和所述第四双极型晶体管的集电极分别通过第二负载电阻连接至供电电压，所述第三双极型晶体管的发射极和所述第四双极型晶体管的发射极分别与所述共射极差分放大模块的输出端连接。
可选地，所述共射极差分放大模块包括第五双极型晶体管和第六双极型晶体管；
所述第五双极型晶体管的集电极和所述第六双极型晶体管的集电极构成所述共射极差分放大模块的输出端，所述第五双极型晶体管的基极和所述第六双极型晶体管的基极分别接收所述第二差分电压信号中相位相同的一电压信号，所述第五双极型晶体管的发射极和所述第六双极型晶体管的发射极分别与尾电流源模块的输入端连接。
可选地，所述共射极差分放大模块还包括第二退化电阻；
所述第二退化电阻的两端分别与所述第五双极型晶体管的发射极和所述第六双极型晶体管的发射极连接。
可选地，所述尾电流源模块包括多个尾电流源，所述复用放大模块的各双极型晶体管的发射极和所述共射极差分放大模块的各双极型晶体管的发射极分别与一尾电流源连接。
可选地，所述大输出摆幅驱动电路还包括：
延时调节模块，所述延时调节模块与所述复用放大模块连接，所述延时调节模块，用于调节第一差分电压信号至差分驱动信号之间各路径的延时。
可选地，所述延时调节模块包括第一电容和第二电容；
所述第一电容连接于所述第一双极型晶体管的集电极和所述供电电压之间，所述第二电容连接于所述第二双极型晶体管的集电极和所述供电电压之间。
本实用新型实施例的第二方面提出了一种通信集成电路，包括如上所述的大输出摆幅驱动电路。
本实用新型实施例与现有技术相比存在的有益效果是：上述的大输出摆幅驱动电路通过采用共基极差分放大模块、共射极差分放大模块、尾电流源模块和复用放大模块，复用放大模块通过对第一差分电压信号进行缓冲和放大，并分别输出第二差分电压信号至共射极差分放大模块以及输出动态偏置电压信号至共基极差分放大模块，同时满足缓冲级和动态偏置级的功能，通过对同一个放大路径的复用，简化了大输出摆幅驱动电路的结构，在保证所有HBT工作于安全条件的情况下，降低了大输出摆幅驱动电路的功耗。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为传统的CASCODE结构驱动器的电路示意图；
图2为传统的BV-Doubler结构的驱动器的结构示意图；
图3为传统的射极跟随器EF的电路示意图；
图4为传统的共射极放大器CE的电路示意图；
图5为传统的BV-Doubler结构的驱动器的电路示意图；
图6为本实用新型实施例提供的大输出摆幅驱动电路的第一种结构示意图；
图7为本实用新型实施例提供的复用放大模块的电路示意图；
图8为本实用新型实施例提供的大输出摆幅驱动电路的第二种结构示意图；
图9为本实用新型实施例提供的大输出摆幅驱动电路的电路示意图。
具体实施方式
为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1和图2所示分别为传统的CASCODE结构驱动器的电路原理图和基于BV-Doubler结构的驱动器的设计框图。
其中传统的CASCODE结构包括由双极型晶体管Q1和双极型晶体管Q2构成的放大单元及为放大单元提供偏置的尾电流源I1，尾电流源的两端电势差需大于等于VI.CE以保证输出电流的相对稳定。为简化分析，假设放大单元内放大管的VCEO均相同。由于HBT的集电极-发射极电流IC与基极-发射极电势差VBE呈指数关系，因此Q2的集电极-发射极电势差VBE2的变化量ΔVBE2很小，又因为Q2的基极偏置电压VB固定在偏置电压Vbias，所以电路在工作时Q2的发射极电压VE将保持相对恒定，约为Vbias-VBE；同时，为保证Q1和Q2工作于线性放大区，需要VE＝VCEO+VI.CE。为保证Q2工作于线性放大区且不会击穿，其集电极-发射极电势差VCE需大于等于VCEO、小于等于BVCE。因此，Q2集电极电压VC大于等于2VCEO+VI.CE、小于等于VCEO+BVCE+VI.CE，即图1所示驱动器的最大单端输出电压摆幅仅为1×(BVCE-VCEO)。
基于上述CASCODE结构，已有研究提出了一种击穿电压倍增电路来实现大摆幅，即如图2所示的BV-Doubler结构的大输出摆幅驱动器。驱动器包含尾电流源I1、由Q1构成的共射极放大管、由Q2构成的共基极放大管、为共基极HBT提供基极动态偏置电压的放大单元(共射极放大器CE)和缓冲级(射极跟随器EF)。不同于CASCODE结构中共基极HBT的基极电压偏置固定，BV-Doubler结构电路中的共基极HBT的基极电压随输入信号的变化而变化，Q2的基极电压由放大单元CE提供。驱动器的工作原理如下：首先，射极跟随器EF将驱动器的输入信号转化为共模电平不同但幅度相同的信号，并输出至Q1。而后，动态偏置级CE将输入信号的摆幅放大为1×(BVCE-VCEO)并驱动Q2的基极。为保证Q1始终工作于线性放大区且不被击穿，动态偏置级CE的输出电压即Q2的基极电压VB应大于等于VCEO+VBE+VI.CE、小于等于BVCE+VBE+VI.CE。因为双极型晶体管Q2的发射极电压随基极电压的变化而变化，且ΔVBE2很小，所以Q2的发射极电压VE的摆幅也约为1×(BVCE-VCEO)。另外，为保证Q2始终工作于线性放大区且不被击穿，Q2的集电极电压即驱动器CE的输出电压应大于等于2×VCEO+VI.CE、小于等于2×BVCE+VI.CE。由以上分析可得，图2所示驱动器的输出电压摆幅可达2×(BVCE-VCEO)，相较CASCODE结构实现了摆幅的2倍增。
图3和图4展示了图2的设计框图中涉及到的缓冲级(射极跟随器，EF)和动态偏置级(共射极放大器，CE)的电路原理图，注意这里所呈现的是差分形式的电路结构。图3中的缓冲级的电路结构是射极跟随器，将摆幅为VIN pp的第一差分电压信号INN和INP经过Q1和Q2转化为共模电平不同但摆幅同样为VIN pp的第二差分电压信号。图4中的动态偏置级实际上可被看作是共发射极结构的差分放大器，根据上文对BV-Doubler结构的分析，该级的输出摆幅应为1×(BVCE-VCEO)。
图5展示了图2所示结构图对应的电路原理图，主要包含由双极型晶体管Q1和Q2构成的缓冲EF级、由双极型晶体管Q3和Q4与电阻R2、R5和R6构成的动态偏置CE级以及由双极型晶体管Q5～Q8和电阻R3、R4构成的主放大路径OUTPUT级。为简化分析，以下论述以左半边电路为例：EF级的射极跟随器将大输出摆幅驱动电路输入的第一差分电压信号处理为摆幅相同但共模电平不同的第二差分电压信号，并供给OUTPUT级的Q5；CE级的共射极放大器为OUTPUT级的Q6提供动态偏置电压信号。
为克服HBT大输出摆幅设计功耗过高的问题，此项专利提出了一种基于BV-Doubler结构的HBT复用的低功耗大输出摆幅驱动电路，以驱动光信号调制器。
如图6所示，大输出摆幅驱动电路包括依次连接的共基极差分放大模块10、共射极差分放大模块20和尾电流源模块30，以及与共基极差分放大模块10的输入端、共射极差分放大模块20的输入端和尾电流源模块30的输入端分别连接的复用放大模块40；
复用放大模块40，被配置为将输入源的第一差分电压信号进行缓冲并输出第二差分电压信号至共射极差分放大模块20以及对第一差分电压信号进行信号放大并输出动态偏置电压信号至共基极差分放大模块10，第二差分电压信号与第一差分电压信号幅值相同且共模电平不同，所述动态偏置电压信号将所述第一差分电压信号幅值放大且相位相反；
共射极差分放大模块20，被配置为对第二差分电压信号进行放大并由共基极差分放大模块10输出差分驱动信号；
共基极差分放大模块10，被配置为根据动态偏置电压信号使差分驱动信号输出；
尾电流源模块30，被配置为输出恒定的尾电流至共射极差分放大模块20和复用放大模块40。
本实施例中，复用放大模块40同时实现动态偏置级和缓冲级的功能，不同于传统BV-Doubler结构，需要两个单独的级：为共射极差分放大模块20提供信号输入的缓冲级(射极跟随器EF)和为共基极差分放大模块10提供动态偏置的偏置级(共射放大器CE)。和BV-Doubler结构的驱动器相比，复用放大模块40的复用使得EF和CE两级减少为一级的EF-CE，可大幅实现功耗的降低。该大输出摆幅驱动电路的工作原理与BV-Doubler的相似。
首先，复用放大模块40获取输入源的第一差分电压信号，当复用放大模块40实现射极跟随器的作用时，复用放大模块40缓冲输出第二差分电压信号至共射极差分放大模块20，为共射极差分放大模块20提供与第一差分电压信号共模电平不同但幅度相同的第二差分电压信号。
同时，当复用放大模块40发挥动态偏置级CE的作用时，为共基极差分放大模块10提供动态偏置电压信号时，将输入的第一差分电压信号进行放大，并输出动态偏置电压信号至共基极差分放大模块10，以使大输出摆幅驱动电路输出的差分驱动信号的摆幅增大，共射极差分放大模块20和共基极差分放大模块10最终输出放大后的差分驱动信号至光信号调制器，满足光信号调制器的驱动信号摆幅需求。
如图9所示，在一可选实施例中，可选地，共基极差分放大模块10包括第三双极型晶体管Q3和第四双极型晶体管Q4；
第三双极型晶体管Q3的基极和第四双极型晶体管Q4的基极分别接收动态偏置电压信号中相位相反的一电压信号，第三双极型晶体管Q3的集电极和第四双极型晶体管Q4的集电极分别通过第二负载电阻R4和R5连接至供电电压，第三双极型晶体管Q3的发射极和第四双极型晶体管Q4的发射极分别与共射极差分放大模块20的输出端连接。
可选地，共射极差分放大模块20包括第五双极型晶体管Q5和第六双极型晶体管Q6；
第五双极型晶体管Q5的集电极和第六双极型晶体管Q6的集电极构成共射极差分放大模块20的输出端，第五双极型晶体管Q5的基极和第六双极型晶体管Q6的基极分别接收第二差分电压信号中相位相同的一电压信号，第五双极型晶体管Q5的发射极和第六双极型晶体管Q6的发射极分别与尾电流源模块30的输入端连接。
本实施例中，首先，复用放大模块40获取输入源的第一差分电压信号，当复用放大模块40实现设计跟随器的作用时，复用放大模块40缓冲输出第二差分电压信号至共射极差分放大模块20的第五双极型晶体管Q5和第六双极型晶体管Q6，为共射极差分放大模块20的第五双极型晶体管Q5和第六双极型晶体管Q6提供与第一差分电压信号共模电平不同但幅度相同的第二差分电压信号。
同时，当复用放大模块40发挥动态偏置级CE的作用时，为共基极差分放大模块10的第三双极型晶体管Q3和第四双极型晶体管Q4提供动态偏置电压信号时，将输入的第一差分电压信号进行放大，并输出动态偏置电压信号(BVCE-VCEO)至第三双极型晶体管Q3和第四双极型晶体管Q4。
同样的，为保证第五双极型晶体管Q5或者第六双极型晶体管Q6始终工作于线性放大区且不被击穿，复用放大模块40的输出电压，即第三双极型晶体管Q3或者第四双极型晶体管Q4的基极电压VB应大于等于VCEO+VBE+VI.CE、小于等于BVCE+VBE+VI.CE。因为第三双极型晶体管Q3或者第四双极型晶体管Q4的发射极电压随基极电压的变化而变化，且ΔVBE2可以忽略，所以第三双极型晶体管Q3或者第四双极型晶体管Q4的发射极电压VE的摆幅也约为1×(BVCE-VCEO)。另外，为保证三双极型晶体管或者第四双极型晶体管Q4始终工作于线性放大区且不被击穿，三双极型晶体管或者第四双极型晶体管Q4的集电极电压即复用放大模块40的输出电压应大于等于2×VCEO+VI.CE、小于等于2×BVCE+VI.CE。因此，与图2所示的BV-Doubler结构的驱动器相同的原理，在保证所有双极型晶体管不被击穿的情况下，输出至第三双极型晶体管Q3或者第四双极型晶体管Q4的输出电压大于等于2×VCEO+VI.CE、小于等于2×BVCE+VI.CE，因此大输出摆幅驱动电路的输出摆幅可达2×(BVCE-VCEO)。
如图9所示，在一可选实施例中，可选地，复用放大模块40包括第一双极型晶体管Q1和第二双极型晶体管Q2；
第一双极型晶体管Q1的基极和第二双极型晶体管Q2的基极分别接收第一差分电压信号的两个相位相反的电压信号，第一双极型晶体管Q1的发射极和第二双极型晶体管Q2的发射极与共射极差分放大模块20的基极连接，第一双极型晶体管Q1的集电极和第二双极型晶体管Q2的集电极分别与共基极差分放大模块10的基极连接，第一双极型晶体管Q1的发射极和第二双极型晶体管Q2的发射极还与尾电流源模块30的输入端连接，第一双极型晶体管Q1的集电极和第二双极型晶体管Q2的集电极还分别通过第一负载电阻R2和R3连接至供电电压。
本实施例中，第一差分电压信号INN和INP经过本级电路处理后会产生两类输出，分别为：在第一双极型晶体管Q1和第二双极型晶体管Q2的发射极输出与第一差分电压信号共模电平不同但摆幅同样为VIN pp的第二差分电压信号OUTEF.N和OUTEF.P；以及第一双极型晶体管Q1和第二双极型晶体管Q2的集电极输出将第一差分电压信号放大为摆幅为1×(BVCE-VCEO)的动态偏置电压信号OUTCE.N和OUTCE.P。
如图9所示，在一可选实施例中，可选地，复用放大模块40还包括第一退化电阻R1；
第一退化电阻R1的两端分别与第一双极型晶体管Q1的发射极和第二双极型晶体管Q2的发射极连接。
可选地，共射极差分放大模块20还包括第二退化电阻R6；
第二退化电阻R6的两端分别与第五双极型晶体管Q5的发射极和第六双极型晶体管Q6的发射极连接。
可选地，尾电流源模块30包括多个尾电流源I1～I4，复用放大模块40的各双极型晶体管的发射极和共射极差分放大模块20的各双极型晶体管的发射极分别与一尾电流源连接。
本实施例中，主要包含由双极型晶体管Q1和Q2与第一退化电阻R1、第一负载电阻R2和R3构成的复用放大模块40以及由双极型晶体管Q3～Q6和第二负载电阻R4和R5构成的主放大路径OUTPUT级。同样的，为简化分析，以下论述以左半边电路为例：复用放大模块40作为射极跟随器时，将大输出摆幅驱动电路的第一差分电压信号处理为摆幅相同但共模电平不同的第二差分电压信号，并供给OUTPUT级的第五双极型晶体管Q5；复用放大模块40作为共射放大器时，为OUTPUT级的第三双极型晶体管Q3提供动态偏置电压信号。
因此，图9所示的大输出摆幅驱动电路中存在两条由输入端口INN至输出端口OUTP的信号路径：路径1为主放大路径，它依次经过第一双极型晶体管Q1和第五双极型晶体Q5，路径2依次经过第一双极型晶体管Q1和第三双极型晶体管Q3。
由于两条路径包含的双极型晶体管的拓扑结构或数量不同，两条路径的延时将存在差异，输入的第一差分电压信号经过两条路径传播至输出端口时的相位将有所不同，导致在输出端口叠加时产生严重的信号失真。由此可见，击穿电压倍增结构的大输出摆幅驱动电路存在多路径延时失配导致的信号失真的问题。为解决此问题，如图8所示，在一可选实施例中，大输出摆幅驱动电路还包括：
延时调节模块50，延时调节模块50与复用放大模块40连接，延时调节模块50，用于调节第一差分电压信号至差分驱动信号之间各路径的延时。
进一步地，如图9所示，可选地，延时调节模块50包括第一电容C1和第二电容C2；
第一电容C1连接于第一双极型晶体管Q1的集电极和供电电压之间，第二电容C2连接于第二双极型晶体管Q2的集电极和供电电压之间。
本实施例中，通过在路径2中***可变的第一电容C1和第二电容C2来增大放大路径输出节点的时间常数，相应的路径延时也将增大，可以通过调节第一电容C1和第二电容C2的电容值来调节路径延时，通过此方法，可以将路径2的延时拉长至与路径1一致，从而解决输出端口的信号失真问题。
本实用新型实施例与现有技术相比存在的有益效果是：上述的大输出摆幅驱动电路通过采用共基极差分放大模块、共射极差分放大模块、尾电流源模块和复用放大模块，复用放大模块通过对第一差分电压信号进行缓冲和放大，并分别输出第二差分电压信号至共射极差分放大模块以及输出动态偏置电压信号至共基极差分放大模块，同时满足缓冲级和动态偏置级的功能，通过对同一个电路级进行复用，由同一级电路同时支持两路信号路径，简化了大输出摆幅驱动电路的结构，在保证所有HBT工作于安全条件的情况下，降低了大输出摆幅驱动电路的功耗，使利用SiGe BiCMOS工艺实现高性能光信号调制器成为可能，对提升光纤网络的通信质量具有显著意义。
本实用新型还提出一种通信集成电路，该通信集成电路包括大输出摆幅驱动电路，该大输出摆幅驱动电路的具体结构参照上述实施例，由于本通信集成电路采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
通信集成电路还可包括光信号调制器，大输出摆幅驱动电路增大电信号的调制幅度，以获得放大后的差分驱动信号至光信号调制器，满足光信号调制器的驱动信号摆幅需求，从而提升光纤网络的通信质量。
以上所述实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种大输出摆幅驱动电路，其特征在于，包括依次连接的共基极差分放大模块、共射极差分放大模块和尾电流源模块，以及与所述共基极差分放大模块的输入端、所述共射极差分放大模块的输入端和所述尾电流源模块的输入端分别连接的复用放大模块；
所述复用放大模块，被配置为将输入源的第一差分电压信号进行缓冲并输出第二差分电压信号至所述共射极差分放大模块以及对所述第一差分电压信号进行信号放大并输出动态偏置电压信号至所述共基极差分放大模块，所述第二差分电压信号与所述第一差分电压信号幅值相同且共模电平不同，所述动态偏置电压信号将所述第一差分电压信号幅值放大且相位相反；
所述共射极差分放大模块，被配置为对所述第二差分电压信号进行放大并由所述共基极差分放大模块输出差分驱动信号；
所述共基极差分放大模块，被配置为根据所述动态偏置电压信号使所述差分驱动信号输出；
所述尾电流源模块，被配置为输出恒定的尾电流至所述共射极差分放大模块和所述复用放大模块。
2.如权利要求1所述的大输出摆幅驱动电路，其特征在于，所述复用放大模块包括第一双极型晶体管和第二双极型晶体管；
所述第一双极型晶体管的基极和所述第二双极型晶体管的基极分别接收第一差分电压信号的两个相位相反的电压信号，所述第一双极型晶体管的发射极和所述第二双极型晶体管的发射极与所述共射极差分放大模块的基极连接，所述第一双极型晶体管的集电极和所述第二双极型晶体管的集电极分别与所述共基极差分放大模块的基极连接，所述第一双极型晶体管的发射极和所述第二双极型晶体管的发射极还与所述尾电流源模块的输入端连接，所述第一双极型晶体管的集电极和所述第二双极型晶体管的集电极还分别通过第一负载电阻连接至供电电压。
3.如权利要求2所述的大输出摆幅驱动电路，其特征在于，所述复用放大模块还包括第一退化电阻；
所述第一退化电阻的两端分别与所述第一双极型晶体管的发射极和所述第二双极型晶体管的发射极连接。
4.如权利要求2所述的大输出摆幅驱动电路，其特征在于，所述共基极差分放大模块包括第三双极型晶体管和第四双极型晶体管；
所述第三双极型晶体管的基极和所述第四双极型晶体管的基极分别接收所述动态偏置电压信号中相位相反的一电压信号，所述第三双极型晶体管的集电极和所述第四双极型晶体管的集电极分别通过第二负载电阻连接至供电电压，所述第三双极型晶体管的发射极和所述第四双极型晶体管的发射极分别与所述共射极差分放大模块的输出端连接。
5.如权利要求2所述的大输出摆幅驱动电路，其特征在于，所述共射极差分放大模块包括第五双极型晶体管和第六双极型晶体管；
所述第五双极型晶体管的集电极和所述第六双极型晶体管的集电极构成所述共射极差分放大模块的输出端，所述第五双极型晶体管的基极和所述第六双极型晶体管的基极分别接收所述第二差分电压信号中相位相同的一电压信号，所述第五双极型晶体管的发射极和所述第六双极型晶体管的发射极分别与尾电流源模块的输入端连接。
6.如权利要求5所述的大输出摆幅驱动电路，其特征在于，所述共射极差分放大模块还包括第二退化电阻；
所述第二退化电阻的两端分别与所述第五双极型晶体管的发射极和所述第六双极型晶体管的发射极连接。
7.如权利要求5所述的大输出摆幅驱动电路，其特征在于，所述尾电流源模块包括多个尾电流源，所述复用放大模块的各双极型晶体管的发射极和所述共射极差分放大模块的各双极型晶体管的发射极分别与一尾电流源连接。
8.如权利要求2所述的大输出摆幅驱动电路，其特征在于，所述大输出摆幅驱动电路还包括：
延时调节模块，所述延时调节模块与所述复用放大模块连接，所述延时调节模块，用于调节第一差分电压信号至差分驱动信号之间各路径的延时。
9.如权利要求8所述的大输出摆幅驱动电路，其特征在于，所述延时调节模块包括第一电容和第二电容；
所述第一电容连接于所述第一双极型晶体管的集电极和所述供电电压之间，所述第二电容连接于所述第二双极型晶体管的集电极和所述供电电压之间。
10.一种通信集成电路，其特征在于，包括如权利要求1-9中任一项所述的大输出摆幅驱动电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322891757.1U CN220985646U (zh) | 2023-10-26 | 2023-10-26 | 大输出摆幅驱动电路和通信集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202322891757.1U CN220985646U (zh) | 2023-10-26 | 2023-10-26 | 大输出摆幅驱动电路和通信集成电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220985646U true CN220985646U (zh) | 2024-05-17 |
Family
ID=91059783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202322891757.1U Active CN220985646U (zh) | 2023-10-26 | 2023-10-26 | 大输出摆幅驱动电路和通信集成电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220985646U (zh) |
-
2023
- 2023-10-26 CN CN202322891757.1U patent/CN220985646U/zh active Active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |