CN220934073U - 一种功率半导体模块的封装结构 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，具体公开了一种功率半导体模块的封装结构。所述封装结构包括：覆铜陶瓷基板；贴装在覆铜陶瓷基板上的功率半导体芯片、热敏电阻、接线端子；用于功率半导体芯片与覆铜陶瓷基板上金属层连接的键合线。本发明提供的封装结构通过合理的覆铜陶瓷基板金属层布局，可以兼容两种电路拓扑，此外，对换流回路进行优化，实现了并联芯片换流回路的均衡，且实现了较小的寄生电感值，降低关断过电压和开关震荡；驱动回路采用Kelvin结构，减小了共源寄生电感对驱动回路的负反馈影响，提高了开关速度。
Description
技术领域
本实用新型属于功率半导体模块的封装集成技术领域，更具体地，涉及一种功率半导体模块的封装结构。
背景技术
电力电子变换装置广泛应用于电动汽车、航空航天、新能源发电等领域，随着技术进步和社会需求的发展，这些领域对电力电子变换装置提出更高的要求，例如提高功率密度、提高效率。功率半导体模块是电力电子变换装置的核心器件，其性能的提升极大地影响装置的性能。宽禁带功率半导体器件相比传统硅基功率半导体器件具有更高的击穿电压、更高的开关速度、更高的工作温度等优势，可以大幅降低电力电子变换装置的器件损耗，提高功率密度和效率。然而在高开关速度下，宽禁带功率半导体器件对封装引入的寄生参数更加敏感，例如，主功率换流回路的寄生电感会引起器件关断过程的过电压；共源电感会降低开关速度，干扰驱动回路；并联芯片的寄生参数不对称会引起不均流问题。
本实用新型的封装结构，不仅可以兼容两种电路拓扑，还有效地降低寄生电感，平衡并联芯片支路的寄生电感差异，从而可以充分发挥功率半导体芯片的优势，提高电力电子变换装置的性能。本实用新型的封装方法，为该封装结构提供了可靠的加工方法，使得该封装结构得以实现，且成本低、加工质量可靠。
实用新型内容
为解决上述问题，本实用新型提供一种功率半导体模块的封装结构，可实现极低的内部换流回路寄生电感、对称布局的并联芯片结构、内部连接容易的封装方法。
为实现上述目的，本实用新型采用的技术方案是：
一种功率半导体模块的封装结构，其特征在于：包括覆铜陶瓷基板、上桥臂和下桥臂，所述覆铜陶瓷基板的正面具有上层铜箔，该上层铜箔具有上下对称布置的辅助源极铜箔和驱动栅极铜箔；
所述上桥臂和下桥臂具有相同数量、相同类型的功率半导体芯片，上桥臂和下桥臂的功率半导体芯片的源极通过键合线与对应的辅助源极铜箔电性连接，上桥臂和下桥臂的功率半导体芯片的栅极通过键合线与对应的驱动栅极铜箔电性连接，辅助源极铜箔和驱动栅极铜箔分别连接有端子；
所述上桥臂和下桥臂的功率半导体芯片对称布置；
所述上桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子分别与下桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子对称。
作为优选的，所述上桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与上桥臂中功率半导体芯片的距离，和所述下桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与下桥臂中功率半导体芯片的距离相同。
作为优选的，所述功率半导体模块的封装结构还包括左桥臂和右桥臂，所述上层铜箔具有左右对称布置的辅助源极铜箔和驱动栅极铜箔；
所述左桥臂和右桥臂具有相同数量、相同类型的功率半导体芯片，左桥臂和右桥臂的功率半导体芯片的源极通过键合线与对应的辅助源极铜箔电性连接，左桥臂和右桥臂的功率半导体芯片的栅极通过键合线与对应的驱动栅极铜箔电性连接，辅助源极铜箔和驱动栅极铜箔分别连接有端子；
所述左桥臂和右桥臂的功率半导体芯片对称布置；
所述左桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子分别与右桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子对称。
作为优选的，所述左桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与左桥臂中功率半导体芯片的距离，和所述右桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与右桥臂中功率半导体芯片的距离相同。
作为优选的，所述功率半导体芯片中，每一个功率半导体芯片的源极单独引出键合线与单独的信号端子电性连接并形成Kelvin结构。
作为优选的，所述覆铜陶瓷基板为氮化铝覆铜陶瓷基板，所述覆铜陶瓷基板的背面具有下层铜箔，所述下层铜箔用于与散热器相连，以提高散热性能。
作为优选的，所述下层铜箔的四周边缘刻蚀有均匀且等间距布置的Dimple孔。
作为优选的，所述上层铜箔包括若干个独立分区的功能铜箔，每一功能铜箔均焊接有端子。
作为优选的，所述端子为中部具有曲形缓冲结构的针式端子。
使用本实用新型的有益效果是：
本功率半导体模块的封装结构中，对称的芯片布局方式可以保证并联芯片换流回路和驱动回路寄生参数的一致性，从而实现并联芯片工作状态的一致性；芯片驱动连接采用Kelvin结构，可以有效降低共源电感，降低驱动回路和主功率回路之间的耦合；基于该封装结构实现的半桥功率模块，主功率换流回路的路径长度较小，可以有效降低换流回路的寄生电感，降低功率半导体芯片高速开关过程的电压尖峰，避免损坏器件；覆铜陶瓷基板的铜箔边沿刻蚀了Dimple小孔，有助于释放热应力，提高模块的使用寿命。
附图说明
图1是本实用新型实施例中的覆铜陶瓷基板的侧视图。
图2是本实用新型实施例中的覆铜陶瓷基板的俯视图。
图3是本实用新型实施例中的覆铜陶瓷基板的底视图。
图4是本实用新型实施例第一种电路拓扑模块的内部结构示意图。
图5是本实用新型实施例第一种电路拓扑模块的另一视角的内部结构示意图。
图6是本实用新型实施例第一种电路拓扑模块的端子示意图。
图7是本实用新型实施例第一种电路拓扑模块的外部结构示意图。
图8是本实用新型实施例第一种电路拓扑模块的电路拓扑图。
图9是本实用新型实施例第二种电路拓扑模块的内部结构示意图。
图10是本实用新型实施例第二种电路拓扑模块的端子示意图。
图11是本实用新型实施例第二种电路拓扑模块的外部结构示意图。
图12是本实用新型实施例第二种电路拓扑模块的电路拓扑图。
在所有附图中，相同的附图标记用来表示相同的元件或结构，
其中：1为覆铜陶瓷基板、2为陶瓷基板、3为下层铜箔、4为下层铜箔的dimple孔、5为DC+铜箔、6为漏极铜箔、9为DC-铜箔、14为AC铜箔；
7、11、13、15均为辅助源极铜箔；
8、10、12、16均为驱动栅极铜箔；
17和18为NTC电阻铜箔、19为源极铜箔、20为第一MOSFET芯片、21为第二MOSFET芯片、22为第三MOSFET芯片、23为第四MOSFET芯片、24为第五MOSFFET芯片、25为第六MOSFET芯片、26为第七MOSFET芯片、27为第八MOSFET芯片、28为第九MOSFET芯片、29为第十MOSFET芯片、30为第十一MOSFFET芯片、31为第十二MOSFET芯片；
20a～31a为驱动键合线；
20b～31b为辅助源极键合线；
21c～31c为功率键合线；
32(32a～32f)为DC-连接端子；
33(33a～33h)为漏极连接端子；
34、37、41、45为驱动栅极连接端子；
35、38、40、44为辅助源极连接端子；
36(36a～36f)为DC+连接端子；
39(39a～39f)为AC连接端子；
42和43均为NTC电阻连接端子、46为源极连接端子、47为NTC电阻、48为外壳、49(49a、49b)为金属弹片、50为灌胶孔、51为灌封胶、52为针式端子孔。
具体实施方式
为使本技术方案的目的、技术方案和优点更加清楚明了，下面结合具体实施方式，对本技术方案进一步详细说明。应该理解，这些描述只是示例性的，而不是要限制本技术方案的范围。
如图1-图8所示，本实施例提出的封装结构主要由：覆铜陶瓷基板1、焊接在覆铜陶瓷基板1上的功率半导体芯片20～31、用于连接功率半导体芯片表面电极的键合线20a～31a、20b～31b、20c～31c、焊接在覆铜陶瓷基板1上的针式端子32～46、焊接在覆铜陶瓷基板1上的热敏电阻47、外壳48、金属弹片49、灌封胶51组成。
覆铜陶瓷基板1为三层结构，上层下层都是导体层，中间层是陶瓷基板2。上层导体层通过刻蚀形成多个独立的导体层，与功率芯片、键合线、端子等一起构成电路拓扑。中间层的陶瓷基板2起绝缘和导热作用。下层铜箔3一般通过热界面材料与散热器连接，起导热作用。本实施例中，导体层为高导无氧铜，以下简称铜箔，铜箔表面可以通过电镀处理防氧化。中间层的陶瓷基板，一般可选氧化铝、氮化铝、掺杂氧化锆的氧化铝、氮化硅等陶瓷材料。本实施例中，为了提高散热性能，陶瓷基板选择导热系数最高的氮化铝陶瓷。上层铜箔的部分铜箔角落处刻蚀有小孔，下层铜箔距离边缘一定距离处也刻蚀了一圈小孔4，刻蚀的小孔有助于释放铜箔边缘的热应力，提高可靠性。
上下层铜箔的外边沿距离陶瓷基板2边缘有一定距离，该距离根据模块的耐压要求确定，本实施例中，上层铜箔最外边沿距离陶瓷基板2边缘设置为1.9mm，下层铜箔3最外边沿距离陶瓷基板2边缘设置为0.55mm。上层铜箔通过加工形成电路图案，起导电和传热作用。本实施案例中，上层铜箔上有阻焊层，起到防止焊料融化后外溢的效果。
上层铜箔由DC+铜箔5、漏极铜箔6、DC-铜箔9、AC铜箔14、辅助源极铜箔7，11，13，15、驱动栅极铜箔8，10，12，16、NTC电阻铜箔17，18、源极铜箔19组成。
本实施例提出的电路由上、下、左、右四个桥臂组成，四个桥臂可以是IGBT、MOSFET、Diode等功率半导体芯片，连接功率半导体芯片表面电极的键合线材料有铜、铝、金等导体材料，本实施例中，键合线选择成本低、应用最多的铝键合线。
第一MOSFET芯片20、第二MOSFET芯片21和第三MOSFET芯片22的漏极均焊接在漏极铜箔6上，栅极分别通过驱动键合线20a、21a、22a连接在栅极铜箔8上，辅助源极分别通过辅助源极键合线20b、21b、22b连接在辅助源极铜箔7上，源极分别通过功率键合线20c、21c、22c连接在源极铜箔19上。漏极铜箔6通过DC-连接端子33a～33h与外部电路实现连接，栅极铜箔8通过针式端子34与外部电路实现连接，辅助源极铜箔7通过针式端子35与外部电路实现连接，源极铜箔19通过针式端子46与外部电路实现连接。
第四MOSFET芯片23、第五MOSFET芯片24和第六MOSFET芯片25的漏极均焊接在AC铜箔14上，栅极分别通过驱动键合线23a、24a、25a连接在栅极铜箔16上，辅助源极分别通过辅助源极键合线23b、24b、25b连接在辅助源极铜箔15上，源极分别通过功率键合线23c、24c、25c连接在源极铜箔19上。AC铜箔14通过AC连接端子39a～39f与外部电路实现连接，栅极铜箔16通过针式端子41与外部电路实现连接，辅助源极铜箔15通过针式端子40与外部电路实现连接，源极铜箔19通过针式端子46与外部电路实现连接。
第七MOSFET芯片26、第八MOSFET芯片27和第九MOSFET芯片28的漏极均焊接在DC+铜箔5上，栅极分别通过驱动键合线26a、27a、28a连接在栅极铜箔12上，辅助源极分别通过辅助源极键合线26b、27b、28b连接在辅助源极铜箔13上，源极分别通过功率键合线26c、27c、28c连接在AC铜箔14上。DC+铜箔5通过DC+连接端子36a～36f与外部电路实现连接，栅极铜箔12通过针式端子37与外部电路实现连接，辅助源极铜箔13通过针式端子38与外部电路实现连接，AC铜箔14通过AC连接端子39a～39f与外部电路实现连接。
第十MOSFET芯片29、第十一MOSFET芯片30和第十二MOSFET芯片31的漏极均焊接在AC铜箔14上，栅极分别通过驱动键合线29a、30a、31a连接在栅极铜箔10上，辅助源极分别通过辅助源极键合线29b、30b、31b连接在辅助源极铜箔11上，源极分别通过功率键合线29c、30c、31c连接在DC-铜箔9上。AC铜箔14通过AC连接端子39a～39f与外部电路实现连接，栅极铜箔10通过针式端子45与外部电路实现连接，辅助源极铜箔11通过针式端子44与外部电路实现连接。DC-铜箔9通过DC-连接端子32a～32f与外部电路实现连接。
为了提高通流能力，功率键合线20c～31c一般由多根粗键合线并联组成，本实施例中功率键合线各由8根15mil直径的铝键合线并联组成，实际应用可根据芯片上可键合的面积大小尽量选择多根键合线。本实施例中，考虑到芯片栅极尺寸较小，驱动键合线20a～31a和辅助源极键合线20b～31b各由1根5mil直径的铝键合线组成。
为了提高端子的韧性，本实施例中选择带有缓冲部位的针式端子，该针式端子中间有S型折弯部分，在外部应力下具有一定的缓冲效果。此外，为了提高端子在潮湿、霉菌、盐雾等恶略环境下的抗腐蚀性，本实施例中选用的针式端子表面镀金处理，还可选镀镍处理。
图7是本实施例第一种电路拓扑模块的外部结构示意图。外壳48由塑料壳体、塑料壳体上表面的若干针孔52、两侧的金属弹片49a、49b、灌胶孔50组成。外壳48底部粘接在覆铜陶瓷基板1上，焊接在覆铜陶瓷基板上的针式端子从外壳48顶部上的若干针孔52中伸出，外壳48内有保护模块内部件不受外界污染的硅凝胶51，外壳48两侧的金属弹片49a、49b用于连接底部散热器，外壳48顶部上留有用于注胶用的灌胶孔50。
图8是本实施例第一种电路拓扑模块的电路拓扑图；由DC+连接端子(36a～36f)、DC-连接端子(32a～32f)、AC连接端子(39a～39f)、源极连接端子46、驱动栅极连接端子34、37、41、45、辅助源极连接端子35、38、40、44、漏极连接端子33、NTC电阻连接端子42和43、MOSFET芯片20～31、NTC电阻47以及它们之间的电气连接形成。
本实施例第一种电路拓扑模块中，对于上、下桥臂，第一MOSFET芯片20、第二MOSFET芯片21、第三MOSFET芯片22和第四MOSFET芯片23、第五MOSFFET芯片24、第六MOSFET芯片25上下对称，驱动栅极连接端子34、辅助源极连接端子35和驱动栅极连接端子41、辅助源极连接端子40上下对称，辅助源极连接端子35和驱动栅极连接端子41与第一MOSFET芯片20、第二MOSFET芯片21、第三MOSFET芯片22和驱动栅极连接端子41、辅助源极连接端子40与第四MOSFET芯片23、第五MOSFFET芯片24、第六MOSFET芯片25的距离相同，由此实现了上、下桥臂并联芯片驱动回路的对称性，可以提高并联芯片的均流特性。对于左、右桥臂类似，不再赘述。由此实现了左、右桥臂并联芯片功率换流回路和驱动回路的对称性，可以提高并联芯片的均流特性。
本实施例第一种电路拓扑模块中，12颗MOSFET芯片的驱动信号连接均采用了Kelvin结构：2颗MOSFET芯片的源极单独引出键合线与单独的信号端子连接起来。该连接方式可以有效降低换流回路的共源电感，降低MOSFET芯片主功率回路和驱动回路的耦合，提高开关速度，从而降低开关损耗。
图9-图12是本实施第二种电路拓扑模块中的内部结构示意图、端子示意图、外部结构示意图和电路拓扑图，将左、右桥臂的第七MOSFET芯片26、第八MOSFET芯片27、第九MOSFET芯片28、第十MOSFET芯片29、第十一MOSFFET芯片30、第十二MOSFET芯片31替换为SBD芯片，然后去掉左、右桥臂的驱动栅极连接端子37、45和辅助源极连接端子38、44，即可得到维也纳功率模块，该模块同样具有较好的均流特性、开关速度更快且开关损耗较小。
以上内容仅为本实用新型的较佳实施例，对于本领域的普通技术人员，依据本技术内容的思想，在具体实施方式及应用范围上可以作出许多变化，只要这些变化未脱离本实用新型的构思，均属于本专利的保护范围。
Claims (9)
1.一种功率半导体模块的封装结构，其特征在于：包括覆铜陶瓷基板、上桥臂和下桥臂，所述覆铜陶瓷基板的正面具有上层铜箔，该上层铜箔具有上下对称布置的辅助源极铜箔和驱动栅极铜箔；
所述上桥臂和下桥臂具有相同数量、相同类型的功率半导体芯片，上桥臂和下桥臂的功率半导体芯片的源极通过键合线与对应的辅助源极铜箔电性连接，上桥臂和下桥臂的功率半导体芯片的栅极通过键合线与对应的驱动栅极铜箔电性连接，辅助源极铜箔和驱动栅极铜箔分别连接有端子；
所述上桥臂和下桥臂的功率半导体芯片对称布置；
所述上桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子分别与下桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子对称。
2.根据权利要求1所述的功率半导体模块的封装结构，其特征在于：所述上桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与上桥臂中功率半导体芯片的距离，和所述下桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与下桥臂中功率半导体芯片的距离相同。
3.根据权利要求1所述的功率半导体模块的封装结构，其特征在于：所述功率半导体模块的封装结构还包括左桥臂和右桥臂，所述上层铜箔具有左右对称布置的辅助源极铜箔和驱动栅极铜箔；
所述左桥臂和右桥臂具有相同数量、相同类型的功率半导体芯片，左桥臂和右桥臂的功率半导体芯片的源极通过键合线与对应的辅助源极铜箔电性连接，左桥臂和右桥臂的功率半导体芯片的栅极通过键合线与对应的驱动栅极铜箔电性连接，辅助源极铜箔和驱动栅极铜箔分别连接有端子；
所述左桥臂和右桥臂的功率半导体芯片对称布置；
所述左桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子分别与右桥臂中的辅助源极铜箔上的端子、以及驱动栅极铜箔上的端子对称。
4.根据权利要求3所述的功率半导体模块的封装结构，其特征在于：所述左桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与左桥臂中功率半导体芯片的距离，和所述右桥臂中的辅助源极铜箔上的端子以及驱动栅极铜箔上的端子与右桥臂中功率半导体芯片的距离相同。
5.根据权利要求1-4任一项所述的功率半导体模块的封装结构，其特征在于：所述功率半导体芯片中，每一个功率半导体芯片的源极单独引出键合线与单独的信号端子电性连接并形成Kelvin结构。
6.根据权利要求1所述的功率半导体模块的封装结构，其特征在于：所述覆铜陶瓷基板为氮化铝覆铜陶瓷基板，所述覆铜陶瓷基板的背面具有下层铜箔，所述下层铜箔用于与散热器相连，以提高散热性能。
7.根据权利要求6所述的功率半导体模块的封装结构，其特征在于：所述下层铜箔的四周边缘刻蚀有均匀且等间距布置的Dimple孔。
8.根据权利要求1所述的功率半导体模块的封装结构，其特征在于：所述上层铜箔包括若干个独立分区的功能铜箔，每一功能铜箔均焊接有端子。
9.根据权利要求8所述的功率半导体模块的封装结构，其特征在于：所述端子为中部具有曲形缓冲结构的针式端子。
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| CN202322530175.0U CN220934073U (zh) | 2023-09-15 | 2023-09-15 | 一种功率半导体模块的封装结构 |
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