CN220439607U - 半导体装置 - Google Patents

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游明志
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Abstract

本实用新型实施例涉及一种半导体装置，其包含重布层、保护层、凸起壁、导电凸块及金属柱。所述重布层具有暴露内部金属层，所述保护层放置于所述重布层上方，所述保护层包括第一材料。所述凸起壁放置于所述保护层上方及所述暴露内部金属层周围，所述凸起壁包括不同于所述第一材料的第二材料。所述导电凸块至少部分放置于所述重布层上方的所述凸起壁内且与所述暴露内部金属层接触。所述金属柱放置于所述导电凸块上以形成提供与所述暴露内部金属层的电连通的金属接点为有效避免冷焊问题，圆形或矩形聚酰亚胺制成的所述凸起壁首先放置于所述导电凸块下方以结构支撑所述导电凸块且足够增大导电凸块高度以改进所述半导体装置的电连接及长期可靠性。

Description

半导体装置
技术领域
本实用新型实施例涉及半导体封装及制造半导体封装的方法。
背景技术
由于例如晶体管、二极管、电阻器、电容器及其类似者的各种电子组件的整合密度不断提高，半导体行业过去已经历持续快速增长。整合密度的提高主要源于最小特征大小不断减小，其允许更小组件整合到给定区域中。这些更小电子组件继而需要更小半导体封装。半导体组件的一些更小类型的封装包含四方扁平封装(QFP)、针栅阵列(PGA)封装、球栅阵列(BGA)封装、覆晶(FC)、三维集成电路(3DIC)、晶片级封装(WLP)、堆叠式封装(PoP)装置及其类似者。
最近已开发晶片上覆芯片(CoW)及衬底上覆晶片上覆芯片(CoWoS)封装技术来促进使用更小电子组件进行节能及高速运算。高效能运算(HPC)应用的封装技术趋势涉及使用凸块或细间距凸块执行高速电连通的异质整合。然而，这些封装技术仍需应对各种技术挑战。
实用新型内容
本实用新型的实施例涉及一种半导体装置，其包括：重布层(RDL)，其具有暴露内部金属层；保护层，其放置于所述RDL上方，所述保护层包括第一材料；凸起壁，其放置于所述保护层上及所述暴露内部金属层周围，所述凸起壁包括不同于所述第一材料的第二材料；导电凸块，其至少部分放置于所述RDL上方的所述凸起壁内且与所述暴露内部金属层接触；及金属柱，其放置于所述导电凸块上以形成提供与所述暴露内部金属层的电连通的金属接点。
本实用新型的实施例涉及一种半导体装置，其包括：层，其具有暴露金属层；保护层，其放置于所述层上方，所述保护层包括第一材料；壁结构，其放置于所述保护层上方及所述暴露金属层周围，所述壁结构包括不同于所述第一材料的第二材料；及导电凸块，其至少部分放置于所述壁结构内且与所述暴露金属层接触。
附图说明
从结合附图来阅读的以下详细描述最佳理解本公开。应强调，根据行业标准做法，各种构件未按比例绘制且仅用于说明目的。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图2展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图3展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图4展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图5展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图6展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图7展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图8展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图9展示根据本实用新型的实施例的用于制造半导体装置的循序过程的阶段中的一者的剖面。
图10展示根据本实用新型的实施例制造的半导体装置的实施例的剖面。
图11展示根据本实用新型的实施例制造的半导体装置的部分的实施例的剖面。
图12说明根据本实用新型的实施例制造的半导体装置的实施例的部分的俯视图。
图13展示根据本实用新型的实施例制造的半导体装置的部分的实施例的剖面。
图14说明根据本实用新型的实施例制造的半导体装置的实施例的部分的俯视图。
图15展示根据本实用新型的实施例制造的半导体装置的实施例的剖面。
图16说明根据本实用新型的实施例的半导体封装的垫图案的俯视图。
图17说明根据本实用新型的实施例的半导体封装的垫图案的俯视图。
图18展示根据本实用新型的实施例的示范性制程。
具体实施方式
应理解，以下公开内容提供用于实施本实用新型的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实施例或实例以简化本公开。当然，这些仅为实例且不意在限制。例如，元件的尺寸不限于所公开的范围或值，而是还取决于装置的过程条件及/或所要性质。再者，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包含其中形成直接接触的第一及第二构件的实施例，且还可包含其中可形成中介于第一与第二构件之间的额外构件使得第一及第二构件可不直接接触的实施例。为简单及清楚起见，各种构件可依不同比例任意绘制。
此外，为便于描述，可在本文中使用例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中所说明。除图中所描绘的定向之外，空间相对术语还希望涵盖装置在使用或操作中的不同定向。可依其它方式定向设备(旋转90度或依其它定向)且还可因此解译本文中所使用的空间相对描述词。另外，术语“由...制成”可意味着“包括”或“由...组成”。
另外，为便于描述，例如“第一”、“第二”、“第三”、“第四”及其类似者的术语可在本文中用于描述图中所说明的类似或不同元件或构件，且可取决于存在的顺序或描述的背景来互换使用。
图1到图10说明根据本实用新型的各种实施例的半导体封装结构的制造中的中间阶段的剖面图。一些实施例将在特定背景(即，整合扇出封装(InFO)结构及其制造方法)中描述。然而，本公开中的各种概念也适用于其它半导体封装或电路。本文中根据各种实施例提供适用于半导体封装、半导体封装结构及形成半导体封装的方法的装置(例如重布结构)，但其它金属化结构同样有用。根据一些实施例说明形成半导体封装的中间阶段。贯穿各种视图及说明性实施例，使用相同元件符号标示相同组件。讨论实施例的许多但未所有预期变体。
在一些实施例中，形成半导体封装(例如图10中所展示的完成半导体封装100)的中间阶段描述如下。参考图1，在一些实施例中，提供晶片200，且在晶片200上放置粘附层210(如果有)。在各种实施例中，晶片200包含(例如)硅基材料，例如玻璃、陶瓷、氧化硅、氧化铝及/或这些及类似材料的有用组合。在各种实施例中，晶片200的至少一个表面呈平面以适应稍后附接到额外半导体组件、装置及/或封装。在一些实施例中，粘附层210放置于晶片200上以辅助上覆结构(例如下文稍后引入的重布结构)的粘附。在这些实施例中，粘附层210包含紫外线胶或其它类型的粘附剂，例如压敏粘附剂、辐射固化粘附剂、光热转换释放涂层(LTHC)、环氧树脂、这些组合或其类似者。
在一些实施例中，完成重布结构(例如下文描述及图5中所展示的完成重布结构110)形成于晶片200或粘附层210(如果存在)上。在一些实施例中，重布结构的形成包含以下步骤。转到图1，重布结构的形成开始于首先在晶片200或粘附层210上沉积第一电介质层112。在一些实施例中，第一电介质层112是聚酰亚胺或聚酰亚胺衍生物，但在其它实施例中使用例如聚苯并恶唑(PBO)的其它适合材料。在各种实施例中，电介质层112由电介质材料形成，例如氧化物、氧化硅、氮化物、碳化物、氮化碳、其组合及/或其多个沉积层。在各种实施例中，第一电介质层112使用(例如)旋涂过程形成，但也使用任何适合方法及厚度。在各种实施例中，电介质层112的图案化方法包含激光钻孔过程、光刻及蚀刻过程或其类似者。在一些实施例中，第一电介质层112包含垫开口112-1。在一些实施例中，垫开口112-1通过移除第一电介质层112的部分以暴露下伏晶片200或粘附层210(如果有)的至少一部分来穿过第一电介质层112制成。在一些实施例中，垫开口112-1使用光刻掩模及蚀刻过程形成，但在其它实施例中使用其它适合过程。
参考图2，在一些实施例中，金属层114接着形成于第一电介质层112上。在各种实施例中，金属层114的材料包含金属，例如铝、铜、钨及/或镍或其合金。在一些实施例中，金属层114嵌入第一电介质层112的垫开口112-1中。在一些实施例中，金属层114延伸到垫开口112-1中且包含延伸穿过金属层114的多个孔114-3。在一些实施例中，孔114-3依网格形式(例如网孔)布置。在一些实施例中，垫开口112-1具有圆化或圆形形状，且在这些实施例中，孔114-3布置为相邻于金属层114的外圆周(例如周边部分114-2)定位的不连续圆的部分。另外，为确保周边部分114-2保持物理且电连接到垫部分114-1，周边部分114-2的连接部分使孔114-3彼此分离。
在各种实施例中，金属层114是形成于第一电介质层112上的重布电路层的图案中的一者，且重布电路层包含一个以上金属层114。在一些实施例中，存在多个交替电介质层(例如第一电介质层112)及导电层(例如金属层114)，其经沉积以形成下文稍后展示及描述的完成重布电路层。
在各种实施例中，金属层114通过首先通过例如化学气相沉积(CVD)或溅镀的适合形成过程形成晶种层(未展示)来形成。在一些实施例中，晶种层包含Cu、Ti/Cu、TiW/Cu、Ti、CrCu、Ni、Pd或其类似者且通过(例如)溅镀来沉积于第一电介质层112上方。在一些实施例中，接着形成光致抗蚀剂(未展示)来覆盖金属层114的部分，且接着图案化光致抗蚀剂以暴露其中将定位至少一个垫部分114-1及周边部分114-2的金属层114的部分。在一些实施例中，垫部分114-1连接到周边部分114-2，且从第一电介质层112的上表面延伸到第一电介质层112的下表面。在一些实施例中，垫部分114-1及周边部分114-2一体成型。即，在一些实施例中，垫部分114-1直接连接到周边部分114-2且其之间无边界。
在一些实施例中，一旦形成及图案化光致抗蚀剂，那么通过例如镀覆的沉积过程在晶种层上形成例如铜(Cu)的导电材料。然而，应易于理解，尽管所讨论的材料及方法适于形成导电材料，但这些材料仅供示范。在各种实施例中，其它适合材料(例如AlCu或Au)或任何其它适合形成过程(例如CVD或物理气相沉积(PVD))替代地用于形成金属层114。在一些实施例中，一旦形成导电材料，那么通过适合移除过程(例如灰化)移除图案化光致抗蚀剂。在额外实施例中，在移除图案化光致抗蚀剂之后，通过(例如)将导电材料用作掩模的适合蚀刻过程来移除由图案化光致抗蚀剂覆盖的晶种层的部分。然而，上述过程仅供说明且金属层114的形成不限于此。
在其中使用晶种层、图案化光致抗蚀剂及镀覆过程形成重布电路层的一些实施例中，仅通过不将光致抗蚀剂沉积于其中期望孔114-3的区域中来形成孔114-3。依此方式，金属层114内的孔114-3与重布电路层的剩余部分一起形成，且不利用额外处理。
在其它实施例中，第一电介质层112上的金属层114形成为固体材料且孔114-3在形成金属层114的剩余部分之后形成。在这些实施例中，利用光刻掩模及一或多个蚀刻过程，其中在金属层114形成之后在金属层114上方放置及图案化光致抗蚀剂，且利用一或多个蚀刻过程来移除其中期望孔114-3的金属层114的部分。在各种实施例中，还使用任何其它适合过程来形成孔114-3。
在各种实施例中，金属层114电连接到稍后形成的重布或互连结构的导电构件且借此可电连接到与互连结构电连通的进一步装置及组件。
参考图3，在各种实施例中，第二电介质层116形成于金属层114上。在一些实施例中，第二电介质层116由可用于形成第一电介质层112的相同材料形成。在一些实施例中，第二电介质层116填充孔114-3以形成延伸穿过金属层114的多个电介质插塞116-1。换句话说，第二电介质层116包含延伸穿过周边部分114-2的电介质插塞116-1的多个延伸部分。在这些实施例中，孔114-3填充有第二电介质层116的电介质材料。在一些实施例中，电介质插塞116-1环绕垫开口112-1且延伸穿过周边部分114-2。在各种实施例中，周边部分114-2放置于第一电介质层112的上表面上。
在一些实施例中，金属层114经制造有穿过周边部分114-2的孔114-3以减少在热循环测试、进一步处理或操作期间原本沿金属层114的侧壁累积的高侧壁剥离应力、裂纹及分层。在一些实施例中，存在多个交替电介质层(例如第一电介质层112及第二电介质层116)及导电层(例如金属层114)，其经沉积以形成下文稍后展示及描述的完成重布结构。交替电介质层及导电层的数目在本公开中不受限制。在一些实施例中，具有孔114-3的金属层114的布置也依类似方式应用于完成重布结构的其它层。
在一些实施例中，重布结构通过以下来形成：沉积导电层，图案化导电层以形成重布电路，部分覆盖重布电路，及用电介质层或其类似者填充重布电路之间的间隙。现参考图4，在各种实施例中，在第二电介质层116以及任何额外交替金属层及电介质层沉积于第一电介质层112及金属层114上方之后，形成完成重布结构(RDL)110。
在一些实施例中，RDL 110是电连接晶片200中及/或晶片200上的不同装置以形成功能电路的金属化结构。在一些实施例中，RDL 110包含层间电介质层(ILD)。在一些实施例中，RDL 110包含一或多个金属间电介质层(IMD)。在各种实施例中，导电构件包含交替堆叠的多层导电线及导电通路。在一些实施例中，导电通路垂直放置于导电线之间以电连接不同层中的导电线。
在各种实施例中，保护层117接着形成于RDL 110上方且在本文中所描述的其它半导体装置组件形成于金属层114上方之前为了保护及耐久性而覆盖金属层114的暴露部分。在一些其它实施例中，金属层114的所要部分代以由保护层117暴露以用于进一步电连接。在各种实施例中，保护层117是阻焊层。在各种实施例中，保护层117的材料包含无机电介质材料，例如氧化硅、氮化硅、氮氧化硅、其组合或类似性质的相似材料。另外或替代地，保护层117包含聚合物材料，例如光敏PBO、聚酰亚胺(PI)、苯并环丁烯(BCB)、其组合及其类似者。
在各种实施例中，保护层117通过CVD、旋涂或其它适合方法形成于RDL 110上。在一些实施例中，保护层117通过以下来形成：沉积层光敏材料，用光学图案暴露层，及使暴露层显影以形成开口(未展示)。在其它实施例中，保护层117通过以下来形成：沉积非光敏电介质层(例如氧化硅或氮化硅或其类似者)，使用光刻技术在电介质层上方形成图案化光阻掩模，及使用适合蚀刻过程(例如干式蚀刻)或其它有用蚀刻过程蚀刻电介质层以形成开口(未展示)。在各种实施例中，还可用且使用其它过程及材料。在各种实施例中，这些开口暴露导电金属层、迹线或其类似者的下伏部分。在一些实施例中，在沉积及平坦化(如果有)之后保护层的高度在约15μm到约45μm之间。
在各种实施例中，一或多个凸起支撑结构118的图案接着形成于保护层117上方。在各种实施例中，凸起支撑结构118对半导体装置封装的稍后形成组件提供支撑及额外高度。在各种实施例中，凸起支撑结构118中的至少一者形成于RDL 110的暴露内部金属层114上方以允许通过额外封装组件来与其电连通。在一些实施例中，凸起支撑结构118称为垫圈形结构，其中垫圈形结构由环绕空或中空中心区域的各种宽度的周边壁形成。在一些实施例中，凸起支撑结构118呈环形，例如圆形或椭圆形。在一些实施例中，凸起支撑结构118是正多边形，例如三角形、正方形、矩形、五边形、六边形、八边形及其类似者。凸起支撑结构118在本文中将主要描述为基本上圆形或基本上正方形，但其不限于这些配置。
在一些实施例中，凸起支撑结构118形成于保护层117上的部分区域中。在一些实施例中，凸起支撑结构118依图案横跨整个保护层117形成。在一些实施例中，凸起支撑结构118包含两个或更多个同心壁层。在一些实施例中，至少一个凸起支撑结构118由经堆叠的两个或更多个单独形成的凸起结构118形成。在一些实施例中，凸起支撑结构118的高度在约15μm到约45μm之间。在一些实施例中，凸起支撑结构的壁的宽度在5μm到25μm之间，例如在10μm到15μm之间。
在一些实施例中，凸起支撑结构118由不同于保护层117的材料形成。在一些实施例中，凸起支撑结构118由有机电介质材料形成。在一些实施例中，凸起支撑结构118包含聚酰亚胺(例如由二酐与二胺(其单体包含酰亚胺)反应形成的聚合物或正或负类光致抗蚀剂聚酰亚胺)、聚酰亚胺衍生物(例如二酐的不同羰基)，且在其它实施例中使用其它适合材料(例如其它热塑性聚合物或热固性聚合物)。在一些实施例中，凸起支撑结构118通过以下来形成：沉积上文所识别的适合材料层，根据所要布局掩模层，及通过光刻、蚀刻或类似过程移除层的部分。下文稍后相对于图11到图14描述凸起支撑结构118的进一步特征。
在各种实施例中，导电凸块123(例如受控塌落芯片连接(C4)或其它有用导电结构)形成于凸起支撑结构118中的一或多者内及凸起支撑结构118中的一或多者上方。在各种实施例中，每一导电凸块123在RDL 110的暴露金属层114与完成半导体装置(例如本文中稍后描述的半导体装置)的稍后添加组件的电连接或其类似者之间提供电连接。在一些实施例中，导电凸块123由导电金属(例如锡、银、镍、铜、金、铝、无铅合金(例如金、锡、银、铝或铜合金)或铅合金(如铅锡合金)、其组合及具有有用性质的类似材料)形成。在一些实施例中，导电凸块123通过C4形成过程形成。在一些实施例中，导电凸块123通过首先形成层焊料来形成，例如通过蒸镀、电镀、印刷、焊料转印、植球或其类似者。在一些实施例中，一旦在结构上形成层焊料，那么执行回焊以将材料塑形为所要凸块形状。
在一些实施例中，通过在凸起支撑结构118的壁内及凸起支撑结构118的壁上方形成导电凸块123，导电凸块123基于凸起支撑结构118的高度来提升高度，无需使用更昂贵凸块材料。在一些实施例中，凸起支撑结构118围绕导电凸块123的下部形成整体结构。另外，在一些实施例中，导电凸块123由凸起支撑结构118的壁周向支撑，借此使导电凸块123能够较佳地承受来自进一步半导体制造、测试及操作过程的应力。此应力变形减少或防止可防止缺陷且提高完成半导体封装的制程的总良率。
在各种实施例中，金属柱122接着形成于一或多个导电凸块123上方。在一些实施例中，用于形成金属柱122的材料包含铜、镍及/或其它适合金属。在一些实施例中，金属柱122的结构包含一或多个铜、铜/镍或铜/镍/铜金属层。
在一些实施例中，金属柱122通过首先沉积晶种层(未展示)来形成。在一些实施例中，晶种层是金属晶种层，例如铜晶种层。在一些实施例中，晶种层包含第一金属层(例如钛层)及第一金属层上方的第二金属层(例如铜层)。此后，金属柱122通过(例如)镀覆(例如电镀)过程形成于晶种材料层上。其后，在一些实施例中，掩模层通过剥离过程移除，且先前由掩模层覆盖的晶种材料层通过蚀刻过程移除。
在其它实施例中，金属柱122(例如铜柱)通过溅镀、印刷、电镀、无电电镀、CVD或其类似者形成。在各种实施例中，金属柱122无焊料且具有基本上垂直侧壁。在一些实施例中，金属盖层(未展示)形成于金属柱122的顶部上。在各种实施例中，金属盖层包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、其类似者或其组合且通过镀覆过程形成。
在一些实施例中，金属柱122的宽度在从约20μm到约60μm的范围内，且在其它实施例中在约25μm到约50μm之间。在一些实施例中，金属柱122的高度在约20μm到约60μm的范围内，且在其它实施例中在约30μm到约50μm之间。
在一些实施例中，例如聚合物的材料接着施加于金属柱122与重布结构110之间作为底胶124。在某些实施例中，底胶124是(例如)环氧树脂。在一些实施例中，通过将热施加到金属柱122及/或重布结构110，底胶124使用毛细管作用在金属柱122与重布结构110之间流动。在其中底胶124由例如聚合物环氧树脂的材料形成的实施例中，底胶124接着通常经固化以硬化聚合物。固化底胶124环绕导电凸块123及凸起支撑结构118且保护金属柱122与重布结构110之间的电连接。
在各种实施例中，间隙127提供于某些金属柱122之间以根据设计要求适应半导体装置的额外组件的形成或放置。在一些实施例中，间隙沿晶片200的顶面在X及Y方向上延伸。在一些实施例中，间隙的俯视图匹配下文图16及图17中所展示的图案。在各种实施例中，提供多个间隙127以适应多个额外组件。
多个贯穿通路(未展示)视情况提供于晶片200上，且贯穿通路环绕其中将连接或定位额外半导体装置的至少一个间隙127。在一些实施例中，贯穿通路形成于位于晶片200上的重布结构110上且电连接到重布结构110，但本公开不限于此。在其它实施例中，贯穿通路经预成形且放置于晶片200上的所要位置处。
参考图5，在各种实施例中，集成装置160接着定位于间隙127内。在各种实施例中，集成装置160是预成形半导体装置。在各种实施例中，集成装置160是电路衬底，例如印刷电路板(PCB)。在各种实施例中，集成装置160是集成电路裸片。在一些实施例中，集成装置160是有源装置、无源装置或其组合。在一些实施例中，集成装置160是集成无源装置(IPD)。在一些实施例中，IPD包含电容器、电阻器、电感器或其类似者或其组合。在一些实施例中，集成装置160是大型集成(LSI)装置或桥接裸片。在各种实施例中，集成装置的数目不受限制，而是根据设计要求进行调整。在各种实施例中，集成装置160使用晶片制造技术(例如薄膜及光刻处理)制造，且通过(例如)覆晶接合或类似过程安装于垫部分114-1上。
现参考图6，在各种实施例中，多个微凸块162接着形成于集成装置160的暴露顶面上以在集成装置160的所要部分与稍后添加的组件之间提供电连通。在一些实施例中，微凸块162是通过回焊形成的焊球。在一些实施例中，微凸块162是用作裸片连接器的焊料凸块、金凸块、铜凸块或其它适合金属凸块。在各种实施例中，还使用其它接合技术，例如直接金属到金属接合、混合接合或其类似者。
现参考图7，中介层140通过多个导电接头(未展示)安装于金属柱122及集成装置160上方。在一些实施例中，中介层140通过表面安装技术安装于金属柱122及微凸块162上。在一些实施例中，中介层140是掺杂或未掺杂硅衬底或绝缘体上硅(SOI)衬底的有源层。在一些实施例中，中介层140是有机中介层。在其它实施例中，中介层140替代地是玻璃衬底、陶瓷衬底、聚合物衬底或提供适合保护及/或互连功能的任何其它衬底。这些及任何其它适合材料替代地用于中介层140。在额外实施例中，中介层140是半导体封装、散热器或其任何组合而非半导体装置。
在各种实施例中，有机中介层包含嵌入重布互连结构(未展示)、封装侧凸块结构(未展示)、裸片侧凸块结构(未展示)的聚合物基质层且通过各自凸块连接通路结构(未展示)连接到重布互连结构的远程子集。在各种实施例中，至少一个金属掩模结构横向环绕裸片侧凸块结构中的各自者。在一些实施例中，掩模支撑通路结构横向环绕凸块连接通路结构中的各自者。在各种实施例中，金属掩模结构及掩模支撑通路结构用于减小在半导体裸片随后附接到裸片侧凸块结构期间施加到重布互连结构(例如RDL 110)的机械应力。
在一些实施例中，中介层衬底140由有机材料形成，例如环氧浸渍玻璃纤维层压板、聚合物浸渍玻璃纤维层压板、预浸渍复合纤维、味之素累积膜(ABF)、模塑料、环氧树脂、PBO、聚酰亚胺或另一有机材料。
现参考图8，在各种实施例中，晶片200接着使用热过程移除(例如，脱离)以更改粘附层210(如果有)的粘附性质。在一实施例中，利用能源(例如紫外线(UV)激光、二氧化碳(CO2)激光或红外线(IR)激光)来照射及加热粘附层210，直到粘附层210失去至少一些其粘附性质。一旦执行，那么晶片200及粘附层210从重建晶片的重布结构110物理分离及移除。可考虑移除晶片200的其它有用方法。
例如，额外移除过程经执行以移除晶片200来暴露互连结构110的顶面。这些包含蚀刻过程、平坦化过程(例如研磨或化学机械抛光)或其组合。在一些实施例中，晶片200通过移除过程完全移除。在执行移除过程之后，RDL 110的底面及金属化结构(例如金属层114)的导电构件暴露且在一些实施例中基本上彼此共面。
在各种实施例中，在晶片200(部分或完全)移除之后，显露金属层114的下表面用于连续电连接。在一些实施例中，金属层114的下表面基本上与电介质层112的下表面共面。在一些实施例中，金属层114的下表面是垫部分114-1的下表面。
在各种实施例中，在晶片200移除之后，所得结构如图9中所展示般翻转。接着，至少一个额外电组件(例如多个电连接器150)安装于垫部分114-1的下表面上，其现在图9中描述为面向上。在一些实施例中，电连接器150包含焊料凸块。在一些实施例中，电连接器150形成球栅阵列(BGA)。在一些实施例中，电连接器150可进一步包含先前所描述的金属柱。在各种实施例中，重布结构110包含多个金属层114。金属层114的一些垫部分114-1安装有电连接器150，且金属层114的垫部分114-1中的至少一者安装有集成装置160。就此布置而言，垫部分114-1充当凸块下冶金(UBM)层以省略额外UBM层。在一些实施例中，电连接器150的形成包含将焊球放置于垫部分114-1上及接着回焊焊球。在替代实施例中，电连接器150的形成包含执行镀覆过程以在垫部分114-1上形成焊接材料及接着回焊镀覆焊接材料。在一些实施例中，电连接器150是接触凸块且包含导电材料(例如锡)或其它适合材料(例如银或铜)。在其中电连接器150是锡焊料凸块的一些实施例中，电连接器150通过首先通过任何适合方法(例如蒸镀、电镀、印刷、焊料转印、植球及其类似者)形成层锡来形成。在各种实施例中，一旦在结构上形成层锡，那么执行回焊以将材料塑形为所要凸块形状。在一些实施例中，电连接器150是金属柱，且金属柱的形成包含光刻及镀覆。
在一些实施例中，电连接器150通过首先形成与RDL 110的导电部分接触的凸块下金属化层及接着将导电构件及焊料放置到凸块下金属化层上来形成。在一些实施例中，接着执行回焊操作以将焊料塑形为所要形状。在一些实施例中，接着将焊料放置成与RDL 110或其它外部装置或载体物理接触，且执行另一回焊操作以使焊料与其接合在一起。
在整个描述中，包含图9中所展示的重布结构110、中介层140、电连接器150及集成装置160的所得结构称为半导体封装。在一些实施例中，图9中所展示的结构也称为晶片上覆芯片(CoW)结构。
现参考图10，在各种实施例中，图9中所展示的CoW结构上下翻转，且形成与中介层140的暴露顶面的所要位置电连接的微凸块170。在各种实施例中，微凸块底胶171围绕微凸块170形成于中介层140与后续添加组件之间。
图11展示根据一些实施例制造的半导体装置的部分的剖面，且特别展示金属层114、保护层117、凸起支撑结构118、导电凸块123、金属柱122及中介层140之间的关系。还描绘保护层117的高度(H1)、凸起支撑结构118的高度(H2)、保护层117中开口的宽度(S1)及凸起支撑结构118的空白内部的宽度(S2)。在各种实施例中，S1及S2基本上重迭以允许成形导电凸块123与RDL 110的暴露金属层114接触。
在一些实施例中，高度H1及H2在约15μm到约45μm之间。在一些实施例中，H1经设定为小于或等于H2。在一些实施例中，H1与H2的比率在约0.33到约1之间，例如在约0.4到约0.9之间或在约0.5到约0.75之间。
在一些实施例中，S1在约50μm到约120μm之间。在一些实施例中，S2在约55μm到140μm之间。在一些实施例中，S1小于S2。在一些实施例中，S1与S2的比率在约0.35到约0.9之间，例如在约0.4到约0.8之间或在约0.5到约0.75之间。在一些实施例中，S2大于S1，使得凸起支撑结构118对导电凸块123提供改进圆周支撑且帮助提升导电凸块123的高度。在一些实施例中，导电凸块123完全在凸起支撑结构118的空白内部内。在一些实施例中，导电凸块123至少部分放置于凸起支撑结构118的壁部分的顶面上。
图12说明根据本实用新型的一些实施例制造的半导体装置的各种凸起结构118的俯视图。凸起结构118呈圆形或正方形，如所展示。在一些实施例中，多个凸起结构118形成于晶片200上。在一些实施例中，凸起结构118在晶片200上全部为相同形状。在一些实施例中，形成于晶片200上的凸起结构118包含依图案放置的两个或更多个形状。已发现，凸起支撑结构118的基本上圆形或近圆形形状对导电凸块123提供可靠支撑。通过凸起支撑结构118内的中心开口向下看，展示下伏保护层117及暴露金属层114的部分。
图13展示根据一些实施例制造的半导体装置的部分的剖面，且特别展示金属层114、保护层117、凸起支撑结构118、导电凸块123及金属柱122之间的关系。在这些实施例中，凸起支撑结构118包含第二壁层119。在一些实施例中，提供一个以上额外壁层。在一些实施例中，第二壁层119围绕凸起支撑结构118的初始壁的外部同心放置。在一些实施例中，第二壁层119堆叠于凸起支撑结构118的初始壁层的顶部上以对稍后沉积的导电凸块123提供增加支撑及高度。在一些实施例中，第二壁层119由与实际用于初始凸起支撑结构118的可用材料单独选择的材料制成。
图14说明相对于保护层117及暴露金属层114的凸起支撑结构118的第二壁层119的某些实施例的俯视图。还可考虑其它配置。
在各种实施例中，导电凸块123在“***上”制程之后形成。在其中集成装置160是HPC应用中的IPD(例如LSI或网桥)的实施例中，导电凸块123及金属柱122的凸块高度有时无法延伸到IPD的高度。在这些情形中，此可诱发不利地影响批量封装可能性的IPD裸片损坏或冷焊风险。在各种实施例中，晶片200的衬底厚度对确定凸块高度的原始球大小施加限制。因此，代替仅在堆叠凸块123下方提供裸露保护层117，凸起结构118环绕导电凸块123以扩大接头高度且提供横向支撑。
图15展示根据本实用新型的实施例制造的完成半导体装置100的实施例。在一些实施例中，一或多个半导体芯片120(例如单芯片***(SoC)、动态随机存取存储器(DRAM)或其它高带宽存储器(HBM))放置成与中介层140上方的微凸块170电连通，且在一些实施例中，囊封层130(由模塑料或其类似者制成)形成于其上方以形成完成半导体封装100。
在一些实施例中，说明至少一个芯片120，但本公开不限于此。在其它实施例中，半导体封装100包含一个以上芯片120作为一组，且贯穿通路环绕芯片组120。在实施例中，芯片120(例如)通过表面安装技术通过多个电端子(例如导电凸块123)安装，但替代地利用任何适合安装方法。
在一些实施例中，芯片120是其中包含逻辑电路的逻辑装置裸片。在一些示范性实施例中，芯片120是经设计用于行动应用的裸片，包含功率管理集成电路(PMIC)裸片及收发器(TRX)裸片。在一些实施例中，芯片120是相同类型的裸片或不同类型的裸片。例如，在各种实施例中，芯片120是专用集成电路(ASIC)芯片、单芯片***(SoC)、模拟芯片、传感器芯片、无线及射频芯片、电压调节器芯片、存储器芯片或其类似者。
在一些示范性实施例中，芯片120中的每一者包含衬底(未展示)、多个有源装置(未展示)及多个接触垫(未展示)。在一些实施例中，接触垫(例如铜垫)形成于芯片120的有源表面(例如下表面)上且电耦合到微凸块170。
在各种实施例中，芯片120及贯穿通路(如果有)由囊封材料130囊封。换句话说，形成囊封材料130来囊封芯片120及贯穿通路(如果有)。在各种实施例中，囊封材料130囊封芯片120及任何导电接头。在一些实施例中，囊封剂130填充芯片120与微凸块170之间的间隙。在一些实施例中，囊封材料130与重布结构110接触。在各种实施例中，囊封材料130包含模塑料树脂，例如聚酰亚胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚醚砜(PES)、耐热晶体树脂、这些的组合或其类似者。在各种实施例中，芯片120及贯穿通路(如果有)的囊封在模塑装置(未展示)中执行。在一些实施例中，囊封材料130放置于模塑装置的模穴内或否则通过注射口注射到模穴中。
在一些实施例中，芯片120通过利用焊料凸块的封装类型连接到半导体装置100外部的其它装置。依此方式，在芯片120与外部装置(例如印刷电路板、另一半导体裸片或其类似者)之间形成物理及电连接。
在一些实施例中，芯片120通过多个微凸块170电接合到晶片200。在一些实施例中，芯片120的安装包含取放过程。
在一些实施例中，囊封剂130通过包覆成型过程形成。此后，执行例如化学机械抛光(CMP)的平坦化过程。在一些实施例中，一旦囊封材料130放置到模穴中使得囊封材料130囊封芯片120及贯穿通路(如果有)，那么固化囊封材料130以硬化囊封材料130用于最佳保护。另外，在各种实施例中，引发剂及/或催化剂包含于囊封材料130内以较佳控制固化过程。
在一些实施例中，对囊封材料130执行薄化过程以根据设计要求显露或薄化其一或多个表面。在各种实施例中，薄化过程是(例如)机械研磨或CMP过程，其中利用化学蚀刻剂及磨料与嚢封材料130反应且磨除囊封材料130。在一些实施例中，在执行薄化过程之后，芯片120的后表面基本上与囊封材料130的上表面齐平。然而，尽管呈现上述CMP过程作为一个说明性实施例，但其不意在限制。任何其它适合移除过程替代地用于薄化囊封材料130。例如，一系列化学蚀刻是有用的。替代地利用此过程及任何其它适合过程来薄化囊封材料130，且所有这些过程完全希望包含于实施例的范围内。
在一些实施例中，因此形成封装结构100，其在一些实施例中也称为CoWoS封装。在一些实施例中，就此布置而言，同时批量生产形成多个半导体封装100。
在各种实施例中，此后，执行单粒化过程以形成多个单粒化封装结构100。在一些实施例中，半导体封装100在过程中呈晶片形式。因此，在各种实施例中，对半导体封装100执行单一化过程以形成多个半导体封装100。在一实施例中，通过使用锯条(未展示)切穿呈晶片形式的半导体封装来执行单一化过程，借此使区段(例如，包含一个芯片120及一个中介层140)彼此分离以形成半导体封装100。然而，一般技术者将认识到，利用锯条来单粒化半导体封装100仅是一个说明性实施例且不希望限制。替代地利用用于单粒化半导体封装100的替代方法，例如利用一或多个蚀刻来分离半导体封装100。这些方法及任何其它适合方法替代地用于单粒化半导体封装100。在各种实施例中，半导体封装100是整合扇出(InFO)封装。
图16说明根据各种实施例的半导体封装的垫图案的一些实施例的俯视图。在一些实施例中，凸起结构118依环绕集成装置160的图案放置。
图17说明根据各种实施例的半导体封装的垫图案的俯视图。在一些实施例中，凸起结构118依环绕集成装置160的隅角部分的图案放置。还可考虑凸起结构的其它图案。
图18展示根据本实用新型的各种实施例的示范性制程1800。在一些实施例中，过程1800开始于形成例如RDL 110的重布结构(操作1802)。接着，在操作1804中，在RDL 110上方形成例如凸起支撑结构118的凸起结构的图案。接着，在操作1806中，在凸起结构118内形成及沉积导电凸块123，凸起结构118对导电凸块123提供支撑及高度。接着，在操作1808中，在导电凸块123上方形成金属柱122。接着，在操作1810中，在凸起结构118的图案内定位集成装置160且在集成装置160的顶面上形成微凸块162以提供与集成装置160的电连通。在一些实施例中，集成装置160至少部分放置于底胶124内。接着，在操作1812中，在金属柱122及集成装置160的微凸块162上方放置中介层140。
本文中所描述的各种实施例或实例提供相较于既有技术的若干优点。在本实用新型的实施例中，凸起结构118对导电凸块123提供结构支撑以扩大凸块高度，其继而改进各种组件的电连接及装置可靠性。应理解，本文中未必讨论所有优点，所有实施例或实例无需特定优点，且其它实施例或实例可提供不同优点。
根据本实用新型的一个方面，一种制造封装结构的方法包含提供具有一或多个交替导电层及电介质层的互连结构。在一些实施例中，通过所述互连结构的表面暴露导电层的部分。在一些实施例中，围绕所述导电层的所述部分形成凸起结构。在一些实施例中，导电凸块形成于所述凸起结构内且与所述导电层接触。在这些实施例中，所述凸起结构对所述导电凸块提供支撑且抬高所述导电凸块。在一些实施例中，在所述导电凸块上方形成提供到所述导电层的电连接的金属柱。
在额外实施例中，提供中介层，其具有与所述金属柱的顶面接触的底面。在一些实施例中，多个微凸块形成于所述中介层的顶面上。在一些实施例中，所述微凸块中的每一者与所述中介层的电接点电连通。在一些实施例中，微凸块底胶形成于所述多个微凸块上。在一些实施例中，半导体芯片放置成与所述多个微凸块电接触。在一些实施例中，形成囊封所述中介层的所述顶面、所述多个微凸块及所述半导体芯片的至少一部分的囊封层，借此形成衬底上覆晶片上覆芯片(CoWoS)半导体装置。在一些实施例中，底胶层在所述中介层形成之前围绕所述导电凸块形成于所述重布结构上方且无源半导体装置裸片或其类似者放置于所述底胶层中的开口内。在一些实施例中，与所述中介层电接触的多个微凸块形成于所述半导体装置的顶面上。在一些实施例中，所述凸起结构是圆形结构及多边形结构中的至少一者。
根据本实用新型的另一方面，一种半导体装置包含具有暴露内部金属层的重布层(RDL)。在一些实施例中，所述半导体装置进一步包含放置于所述RDL上方且由第一材料制成的保护层。在一些实施例中，凸起壁由不同于所述第一材料的第二材料形成且放置于所述保护层上及所述暴露内部金属层周围。在一些实施例中，导电凸块至少部分放置于所述RDL上方的所述凸起壁内且与所述暴露内部金属层接触。在一些实施例中，金属柱放置于所述凸块上以形成提供与所述暴露内部金属层的电连通的金属接点。
在各种实施例中，所述半导体装置包含与所述金属柱电接触的中介层。在一些实施例中，无源装置放置于所述RDL上方且经由至少一个微凸块与所述中介层电连通。在一些实施例中，多个导电凸块依矩形图案围绕所述无源装置放置。在一些实施例中，多个导电凸块围绕所述无源装置的至少一个隅角放置。
根据本实用新型的另一方面，一种半导体装置包含具有暴露金属层的层。在一些实施例中，保护层放置于所述层上方且由第一材料形成。在一些实施例中，壁结构放置于所述保护层上方及所述暴露金属层周围，且所述壁结构由不同于所述第一材料的第二材料制成。在一些实施例中，导电凸块至少部分放置于所述壁结构内且与所述暴露金属层接触。在一些实施例中，所述壁结构形似正多边形，例如三角形、正方形、矩形、五边形、六边形及八边形。在一些实施例中，所述壁结构具有环形形状，例如圆形或椭圆形。在一些实施例中，所述壁结构包括至少两个结合且同心壁结构。
上文已概述若干实施例或实例的特征，使得所属领域的技术人员可较佳理解本实用新型的方面。所属领域的技术人员应了解，其可易于将本公开用作用于设计或修改其它过程及结构以实施相同目的及/或达成本文中所引入的实施例或实例的相同优点的基础。所属领域的技术人员还应意识到，这些等效建构不应背离本实用新型的精神及范围，且其可在不背离本实用新型的精神及范围的情况下对本文作出各种改变、替换及更改。
符号说明
100:完成半导体封装110:重布结构(RDL)
112:第一电介质层
112-1:垫开口
114:金属层
114-1:垫部分
114-2:周边部分
114-3:孔
116:第二电介质层
116-1:电介质插塞
117:保护层
118:凸起支撑结构
119:第二壁层
120:半导体芯片
122:金属柱
123:导电凸块
124:底胶
127:间隙
130:囊封层/嚢封材料140:中介层
150:电连接器
160:集成装置
162:微凸块
170:微凸块
171:微凸块底胶
200:晶片
210:粘附层
1800:制程
1802:操作
1804:操作
1806:操作
1808:操作
1810:操作
1812:操作
H1:高度
H2:高度
S1:宽度
S2:宽度。

Claims (10)

1.一种半导体装置，其特征在于其包括：
重布层(RDL)，其具有暴露内部金属层；
保护层，其放置于所述RDL上方，所述保护层包括第一材料；
凸起壁，其放置于所述保护层上及所述暴露内部金属层周围，所述凸起壁包括不同于所述第一材料的第二材料；
导电凸块，其至少部分放置于所述RDL上方的所述凸起壁内且与所述暴露内部金属层接触；及
金属柱，其放置于所述导电凸块上以形成提供与所述暴露内部金属层的电连通的金属接点。
2.根据权利要求1所述的半导体装置，其特征在于其进一步包括与所述金属柱电接触的中介层。
3.根据权利要求2所述的半导体装置，其特征在于其进一步包括：
无源装置，其放置于所述RDL上方且经由至少一个微凸块与所述中介层电连通。
4.根据权利要求3所述的半导体装置，其特征在于其进一步包括：
多个导电凸块，其依矩形图案围绕所述无源装置放置。
5.根据权利要求3所述的半导体装置，其特征在于其进一步包括：
多个导电凸块，其围绕所述无源装置的至少一个隅角放置。
6.一种半导体装置，其特征在于其包括：
层，其具有暴露金属层；
保护层，其放置于所述层上方，所述保护层包括第一材料；
壁结构，其放置于所述保护层上方及所述暴露金属层周围，所述壁结构包括不同于所述第一材料的第二材料；及
导电凸块，其至少部分放置于所述壁结构内且与所述暴露金属层接触。
7.根据权利要求6所述的半导体装置，其特征在于所述壁结构包括正多边形。
8.根据权利要求7所述的半导体装置，其特征在于所述正多边形包括以下中的至少一者：三角形、正方形、矩形、五边形、六边形及八边形。
9.根据权利要求6所述的半导体装置，其特征在于所述壁结构包括至少两个结合且同心壁结构。
10.根据权利要求6所述的半导体装置，其特征在于所述壁结构包括环形形状。
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