CN219246042U

CN219246042U - 清除主控芯片cmos的复位电路及装置

Info

Publication number: CN219246042U
Application number: CN202223234841.8U
Authority: CN
Inventors: 陆德艺
Original assignee: Shenzhen Inovance Technology Co Ltd
Current assignee: Shenzhen Inovance Technology Co Ltd
Priority date: 2022-12-02
Filing date: 2022-12-02
Publication date: 2023-06-23
Anticipated expiration: 2032-12-02

Abstract

本申请涉及电路控制技术领域，并公开了一种清除主控芯片CMOS的复位电路及装置，该电路包括：主控芯片电路、控制芯片电路、供电开关电路和供电电源模块；所述供电电源模块分别与所述供电开关电路和所述控制芯片电路连接；所述供电开关电路分别与所述控制芯片电路和所述主控芯片电路连接；所述控制芯片电路与所述主控芯片电路连接，其中，所述控制芯片电路用于控制所述供电开关电路进行供电和控制所述主控芯片电路进行复位。本申请提高了清除主控芯片CMOS的自动化程度。

Description

清除主控芯片CMOS的复位电路及装置

技术领域

本实用新型涉及电路控制技术领域，尤其涉及一种清除主控芯片CMOS的复位电路及装置。

背景技术

传统的清除主控芯片CMOS的复位方式是通过一个物理按键的电路，由人为操作按下物理按键或者直接拆掉RTC(Real-Time Clock，实时时钟芯片)电池，实现清除CMOS功能。

现有清除主控芯片CMOS的复位方式由于需要人为操作，自动化程度低，不方便维护。

实用新型内容

本实用新型的主要目的在于提出一种清除主控芯片CMOS的复位电路及装置，旨在如何提高清除主控芯片CMOS的自动化程度。

为实现上述目的，本实用新型提供一种清除主控芯片CMOS的复位电路，所述清除主控芯片CMOS的复位电路包括主控芯片电路、控制芯片电路、供电开关电路和供电电源模块；

所述供电电源模块分别与所述供电开关电路和所述控制芯片电路连接；

所述供电开关电路分别与所述控制芯片电路和所述主控芯片电路连接；所述控制芯片电路与所述主控芯片电路连接，其中，所述控制芯片电路用于控制所述供电开关电路进行供电和控制所述主控芯片电路进行复位。

可选地，所述控制芯片电路包括控制芯片、第一电阻、第二电阻、第三电阻和误触发电路，所述控制芯片包括第一控制端口、第二控制端口、第一接收数据端口、第一发送数据端口和第一电源端口，所述第一电源端口与所述供电电源模块连接，所述第一接收数据端口与所述第一电阻的第一端连接，所述第一电阻的第二端与所述主控芯片电路连接，所述第一发送数据端口与所述第二电阻的第一端连接，所述第二电阻的第二端与所述主控芯片电路连接，所述第一控制端口与所述误触发电路连接，所述误触发电路与所述主控芯片电路连接，所述第二控制端口与所述第三电阻的第一端连接，所述第三电阻的第二端与所述供电开关电路连接。

可选地，所述控制芯片为MCU芯片或FPGA芯片。

可选地，所述误触发电路包括第一MOS管、第四电阻和第五电阻，所述第一MOS管的源极与所述第五电阻的第一端和所述第一控制端口连接，所述第一MOS管的漏极与所述主控芯片电路连接，所述第一MOS管的栅极与所述第四电阻的第一端连接，所述第五电阻的第二端和所述第四电阻的第二端与所述供电电源模块连接。

可选地，所述第一MOS管为NMOS管。

可选地，所述主控芯片电路包括主控芯片、二极管、第六电阻和第七电阻，所述主控芯片包括复位端口、第二接收数据端口、第二发送数据端口和第二电源端口，所述第二电源端口与所述供电开关电路连接，所述复位端口与所述二极管的阳极连接，所述二极管的阴极与所述第一MOS管的漏极连接，所述第二接收数据端口与所述第六电阻的第一端连接，所述第六电阻的第二端与所述第二电阻的第二端连接，所述第二发送数据端口与所述第七电阻的第一端连接，所述第七电阻的第二端与所述第一电阻的第二端连接。

可选地，所述供电开关电路包括第二MOS管、第三MOS管、第四MOS管、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻，所述供电电源模块与所述第八电阻的第一端、所述第九电阻的第一端和所述第四MOS管的源极连接，所述第四MOS管的漏极与所述第二电源端口连接，所述第四MOS管的栅极分别与所述第九电阻的第二端和所述第三MOS管的源极连接，所述第三MOS管的栅极与所述第十二电阻的第一端连接之后分别与所述第八电阻的第二端和所述第二MOS管的源极连接，所述第三MOS管的漏极与所述第十二电阻的第二端、所述第二MOS管的漏极和所述第十一电阻的第二端连接之后与***电源地连接，所述第二MOS管的栅极与所述第十一电阻的第一端和所述第十电阻的第二端连接，所述第十电阻的第一端与所述第三电阻的第二端连接。

可选地，所述第二MOS管和所述第三MOS管为NMOS管，所述第四MOS管为PMOS管。

可选地，所述供电电源模块包括第一电源单元和第二电源单元，所述第一电源单元与所述第八电阻的第一端连接，所述第二电源单元与所述第四电阻的第二端连接。

此外，本申请还提供了一种清除主控芯片CMOS的复位装置，清除主控芯片CMOS的复位装置包括如上所述的清除主控芯片CMOS的复位电路。

本申请提供了一种清除主控芯片CMOS的复位电路，该电路包括主控芯片电路、控制芯片电路、供电开关电路和供电电源模块；所述供电电源模块分别与所述供电开关电路和所述控制芯片电路连接；所述供电开关电路分别与所述控制芯片电路和所述主控芯片电路连接；所述控制芯片电路与所述主控芯片电路连接，其中，所述控制芯片电路用于控制所述供电开关电路进行供电和控制所述主控芯片电路进行复位。通过主控芯片电路与控制芯片电路连接进而检测两者之间是否正常通信，进而通过控制芯片电路控制主控芯片电路中的主控芯片进行CMOS的复位，同时通过控制芯片电路和供电开关电路连接，在控制主控芯片进行CMOS的复位的同时通过控制供电开关电路断开主控芯片电路中的供电，从而避免了现有技术中只能通过一个物理按键的电路，由人为操作按下物理按键或者直接拆掉RTC电池，实现清除CMOS功能的现象发生，通过控制芯片电路控制主控芯片电路实现自动CMOS的复位的同时控制供电开关电路断开主控芯片电路中的供电，进而实现清除CMOS功能，可以提高清除主控芯片CMOS的自动化程度。

附图说明

图1为本实用新型清除主控芯片CMOS的复位电路的结构示意图；

图2为本实用新型清除主控芯片CMOS的复位电路中控制芯片电路连接示意图；

图3为本实用新型清除主控芯片CMOS的复位电路中主控芯片电路连接示意图；

图4为本实用新型清除主控芯片CMOS的复位电路中供电开关电路连接示意图；

图5为本实用新型清除主控芯片CMOS的复位电路中主控芯片正常启动时序图；

图6为本实用新型清除主控芯片CMOS的复位电路中主控芯片异常启动时序图。

附图标号说明：

标号	名称	标号	名称
				10	主控芯片电路	20	控制芯片电路
30	供电开关电路	40	供电电源模块
				22	误触发电路	21	控制芯片
R1	第一电阻	R2	第二电阻
				R3	第三电阻	R4	第四电阻
R5	第五电阻	R6	第六电阻
				R7	第七电阻	R8	第八电阻
R9	第九电阻	R10	第十电阻
				R11	第十一电阻	R12	第十二电阻
Q1	第一MOS管	Q2	第二MOS管
				Q3	第三MOS管	Q4	第四MOS管
VCC1	第一电源端口	VCC2	第二电源端口
				RX1	第一接收数据端口	RX2	第二接收数据端口
TX1	第一发送数据端口	TX2	第二发送数据端口
				IO1	第一控制端口	IO2	第二控制端口
11	主控芯片	41	第一电源单元
				42	第二电源单元	D1	二极管
RTC	复位端口

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明，本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

在本申请中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

另外，在本申请中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。

本实用新型提供一种清除主控芯片CMOS的复位电路，参照图1的清除主控芯片CMOS的复位电路的结构示意图，清除主控芯片CMOS的复位电路包括主控芯片电路10、控制芯片电路20、供电开关电路30和供电电源模块40；

所述供电电源模块40分别与所述供电开关电路30和所述控制芯片电路20连接；

所述供电开关电路30分别与所述控制芯片电路20和所述主控芯片电路10连接；所述控制芯片电路20与所述主控芯片电路10连接，其中，所述控制芯片电路20用于控制所述供电开关电路进行供电和控制所述主控芯片电路进行复位。

在本实施例中，现有技术只能通过一个物理按键的电路，由人为操作按下物理按键或者直接拆掉RTC电池，实现清除CMOS功能，这种方式自动化程度不高，给维护带来很大不便。

基于以上问题，提出了本实施例一种自动清除主控芯片CMOS的复位电路，主控芯片可以是X86芯片，也可以是其他控制芯片或者单片机。主要原理是：主控芯片电路10与控制芯片电路20之间的通信连接与控制指令连接进而在检测两者之间是否正常通信之后，通过控制指令连接输出对应的控制指令，控制指令是指控制主控芯片电路10进行执行处理的指令，可以是高低电平；另一方面就是实现主控芯片电路10进行CMOS的复位时对其进行断电，通过控制芯片电路和供电开关电路连接，在控制主控芯片进行CMOS的复位的同时通过控制供电开关电路断开主控芯片电路中的供电。也就是说实现流程是：控制芯片电路20检测与主控芯片电路10通信正常，发送控制指令控制主控芯片电路10不进行CMOS的复位，并控制供电开关电路正常连接对主控芯片电路10进行供电；控制芯片电路20检测与主控芯片电路10通信异常，通过控制指令控制供电开关电路断开连接对主控芯片电路10进行断电，再控制主控芯片电路10进行CMOS的复位，进而通过控制芯片电路控制主控芯片电路实现自动CMOS的复位的同时控制供电开关电路断开主控芯片电路中的供电，进而实现清除CMOS功能，可以提高清除主控芯片CMOS的智能性，同时基于只能通过一个物理按键的电路进行复位的情况，可以提高清除主控芯片CMOS的便利性。

进一步地，在本申请清除主控芯片CMOS的复位电路又一实施例中，参照图2，图2为清除主控芯片CMOS的复位电路中控制芯片电路连接示意图，所述控制芯片电路20包括控制芯片21、第一电阻R1、第二电阻R2、第三电阻R3和误触发电路22，所述控制芯片21包括第一控制端口IO1、第二控制端口IO2、第一接收数据端口RX1、第一发送数据端口TX1和第一电源端口VCC1，所述第一电源端口VCC1与所述供电电源模块40连接，所述第一接收数据端口RX1与所述第一电阻R1的第一端连接，所述第一电阻R1的第二端与所述主控芯片电路10连接，所述第一发送数据端口TX1与所述第二电阻R2的第一端连接，所述第二电阻R2的第二端与所述主控芯片电路10连接，所述第一控制端口IO1与所述误触发电路22连接，所述误触发电路22与所述主控芯片电路10连接，所述第二控制端口IO2与所述第三电阻R3的第一端连接，所述第三电阻R3的第二端与所述供电开关电路30连接。

具体的，所述控制芯片21为MCU芯片或FPGA芯片。

具体的，所述误触发电路22包括第一MOS管Q1、第四电阻R4和第五电阻R5，所述第一MOS管Q1的源极与所述第五电阻R5的第一端和所述第一控制端口IO1连接，所述第一MOS管Q1的漏极与所述主控芯片电路10连接，所述第一MOS管Q1的栅极与所述第四电阻R4的第一端连接，所述第五电阻R5的第二端和所述第四电阻R4的第二端与所述供电电源模块40连接。

具体的，所述第一MOS管Q1为NMOS管。

进一步地，在本申请清除主控芯片CMOS的复位电路又一实施例中，参照图3，图3为清除主控芯片CMOS的复位电路中主控芯片电路连接示意图，所述主控芯片电路10包括主控芯片11、二极管D1、第六电阻R6和第七电阻R7，所述主控芯片11包括复位端口RTC、第二接收数据端口RX2、第二发送数据端口TX2和第二电源端口VCC2，所述第二电源端口VCC2与所述供电开关电路30连接，所述复位端口RTC与所述二极管D1的阳极连接，所述二极管D1的阴极与所述第一MOS管Q1的漏极连接，所述第二接收数据端口RX2与所述第六电阻R6的第一端连接，所述第六电阻R6的第二端与所述第二电阻R2的第二端连接，所述第二发送数据端口TX2与所述第七电阻R7的第一端连接，所述第七电阻R7的第二端与所述第一电阻R1的第二端连接。

在本实施例中，控制芯片电路20实现基于是否与主控芯片电路10进行正常通信，进而生成控制指令进行控制，实现智能实现主控芯片CMOS的复位。控制芯片电路20中的控制芯片21可以是MCU芯片或FPGA芯片或者单片机等。当主控芯片以X86为例，控制芯片21以FPGA芯片为例进行说明。参照图5，图5为清除主控芯片CMOS的复位电路中主控芯片正常启动时序图，图中的TX2_RX1以及RX2_TX1是指FPGA芯片与X86芯片之间的UART通信，3A、1A、1B、1C、4A表示连接点，例如，图2中的3A与图4中的3A是连接关系。当x86主控芯片正常启动时，x86主控芯片和FPGA控制芯片能正常完成UART通信(通过第二接收数据端口RX2、第二发送数据端口TX2与第一接收数据端口RX1、第一发送数据端口TX1实现数据发送与接收)，FPGA控制供电开关电路的信号为低电平(默认值，实际第二控制端口IO2输出)，RTC复位电路信号为高电平(默认值，实际第一控制端口IO1输出)；参照图6，图6为清除主控芯片CMOS的复位电路中主控芯片异常启动时序图，当x86主控芯片出现启机异常时，x86主控芯片和FPGA控制芯片不能正常完成UART通信，在自定义设置的时间延时T1后，FPGA第二控制端口IO2输出至控制供电开关电路的信号为高电平，关闭供电，以及第二控制端口IO2输出至复位端口RTC信号为低电平，清除x86主控芯片的CMOS，再延时T2后，FPGA控制RTC复位电路信号为高电平，以及控制供电开关电路的信号为低电平，开启供电。误触发电路22和二极管D1的设计可以防止电流倒灌以及误触发。借用D1二极管单向导通特性，防止FPGA的电流倒灌到x86主控芯片，即Vx86-Vfpga>0.3V才会导通，并且电流方向只能是x86往FPGA方向，Vx86是指D1靠近x86芯片端的电压，Vfpga是指D1靠近FPGA芯片端的电压。借用Q1的开关特性，实现FPGA控制引脚低电平复位RTC，高电平不会影响x86的RTC(D1的单向导通特性)。由于D1和Q1的导通压降Vd1和Vq1，以及电路公式

Vd1+Vq1+Vfpga＝Vrtc<0.25*V2(Vd1二极管导通电压，取0.3V，Vq1是指MOS管导通电压，取0.2V，V2是指接入主控芯片11的电压，取3.3V，Vrtc是指主控芯片需要进行复位的电压)，FPGA控制引脚电压Vfpga<0.325V才能驱动RTC复位，大大降低了干扰源对电路的影响和误触发。也就是说整个控制不会因为电压的波动进而造成误触发进行复位，进而提高了清除主控芯片CMOS的智能性以及控制的准确性。

进一步地，在本申请清除主控芯片CMOS的复位电路又一实施例中，参照图4，图4为清除主控芯片CMOS的复位电路中供电开关电路连接示意图，所述供电开关电路30包括第二MOS管Q2、第三MOS管Q3、第四MOS管Q4、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12，所述供电电源模块40与所述第八电阻R8的第一端、所述第九电阻R9的第一端和所述第四MOS管Q4的源极连接，所述第四MOS管Q4的漏极与所述第二电源端口VCC2连接，所述第四MOS管Q4的栅极分别与所述第九电阻R9的第二端和所述第三MOS管Q3的源极连接，所述第三MOS管Q3的栅极与所述第十二电阻R12的第一端连接之后分别与所述第八电阻R8的第二端和所述第二MOS管Q2的源极连接，所述第三MOS管Q3的漏极与所述第十二电阻R12的第二端、所述第二MOS管Q2的漏极和所述第十一电阻R11的第二端连接之后与***电源地连接，所述第二MOS管Q2的栅极与所述第十一电阻R11的第一端和所述第十电阻R10的第二端连接，所述第十电阻R10的第一端与所述第三电阻R3的第二端连接。

具体的，所述第二MOS管Q2和所述第三MOS管Q3为NMOS管，所述第四MOS管Q4为PMOS管。

具体的，所述供电电源模块40包括第一电源单元41和第二电源单元42,所述第一电源单元41与所述第八电阻R8的第一端连接，所述第二电源单元42与所述第四电阻R4的第二端连接。

在本实施例中，供电开关电路30的主要作用是在第十电阻R10的第一端，也就是图中的3A处接收到高电平时，因第二MOS管Q2的栅极为高电平使第二MOS管Q2导通，进而使第二MOS管Q2的源极接到地,第二电源单元42还可以与控制芯片的VCC1连接，与第四电阻R4的第二端一样需要3.3V电压控制。也即是第三MOS管Q3的栅极为低电平，进而使第三MOS管Q3断开。也即是第四MOS管Q4的栅极为高电平，进而使第四MOS管Q4关闭，第一电源单元41的电流无法传输至主控芯片11的第二电源端口VCC2，进而使主控芯片11断电，并可以进行CMOS的复位。第二MOS管Q2和第三MOS管Q3的存在主要是防止电路中的波动以及其他控制电源的波动影响控制的准确性。反之，当正常启动主控芯片，第十电阻R10的第一端就会默认接收到低电平时，第二MOS管Q2的栅极为低电平不导通，第三MOS管Q3的栅极为高电平，导通第三MOS管Q3，进而使第四MOS管Q4的栅极为低电平，导通第四MOS管Q4，进而实现第一电源单元41对主控芯片11的第二电源端口VCC2正常供电工作。进而通过控制输出至供电开关电路30的高低电平实现主控芯片11的第二电源端口VCC2供电与断电。供电电源模块40一方面给主控芯片11的第二电源端口VCC2供电，一方面通过第二电源单元42给控制芯片电路20实现3.3V供电，以使控制芯片电路20正常工作。其中，供电电源模块40可以由24V DC电源端子供电，提供主控芯片电路的供电，以及控制芯片电路的供电。

此外，本申请还提供了一种清除主控芯片CMOS的复位装置，清除主控芯片CMOS的复位装置包括上述的清除主控芯片CMOS的复位电路。

以上所述仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。

Claims

1.一种清除主控芯片CMOS的复位电路，其特征在于，所述清除主控芯片CMOS的复位电路包括主控芯片电路、控制芯片电路、供电开关电路和供电电源模块；

2.如权利要求1所述清除主控芯片CMOS的复位电路，其特征在于，所述控制芯片电路包括控制芯片、第一电阻、第二电阻、第三电阻和误触发电路，所述控制芯片包括第一控制端口、第二控制端口、第一接收数据端口、第一发送数据端口和第一电源端口，所述第一电源端口与所述供电电源模块连接，所述第一接收数据端口与所述第一电阻的第一端连接，所述第一电阻的第二端与所述主控芯片电路连接，所述第一发送数据端口与所述第二电阻的第一端连接，所述第二电阻的第二端与所述主控芯片电路连接，所述第一控制端口与所述误触发电路连接，所述误触发电路与所述主控芯片电路连接，所述第二控制端口与所述第三电阻的第一端连接，所述第三电阻的第二端与所述供电开关电路连接。

3.如权利要求2所述清除主控芯片CMOS的复位电路，其特征在于，所述控制芯片为MCU芯片或FPGA芯片。

4.如权利要求2所述清除主控芯片CMOS的复位电路，其特征在于，所述误触发电路包括第一MOS管、第四电阻和第五电阻，所述第一MOS管的源极与所述第五电阻的第一端和所述第一控制端口连接，所述第一MOS管的漏极与所述主控芯片电路连接，所述第一MOS管的栅极与所述第四电阻的第一端连接，所述第五电阻的第二端和所述第四电阻的第二端与所述供电电源模块连接。

5.如权利要求4所述清除主控芯片CMOS的复位电路，其特征在于，所述第一MOS管为NMOS管。

6.如权利要求5所述清除主控芯片CMOS的复位电路，其特征在于，所述主控芯片电路包括主控芯片、二极管、第六电阻和第七电阻，所述主控芯片包括复位端口、第二接收数据端口、第二发送数据端口和第二电源端口，所述第二电源端口与所述供电开关电路连接，所述复位端口与所述二极管的阳极连接，所述二极管的阴极与所述第一MOS管的漏极连接，所述第二接收数据端口与所述第六电阻的第一端连接，所述第六电阻的第二端与所述第二电阻的第二端连接，所述第二发送数据端口与所述第七电阻的第一端连接，所述第七电阻的第二端与所述第一电阻的第二端连接。

7.如权利要求6所述清除主控芯片CMOS的复位电路，其特征在于，所述供电开关电路包括第二MOS管、第三MOS管、第四MOS管、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻，所述供电电源模块与所述第八电阻的第一端、所述第九电阻的第一端和所述第四MOS管的源极连接，所述第四MOS管的漏极与所述第二电源端口连接，所述第四MOS管的栅极分别与所述第九电阻的第二端和所述第三MOS管的源极连接，所述第三MOS管的栅极与所述第十二电阻的第一端连接之后分别与所述第八电阻的第二端和所述第二MOS管的源极连接，所述第三MOS管的漏极与所述第十二电阻的第二端、所述第二MOS管的漏极和所述第十一电阻的第二端连接之后与***电源地连接，所述第二MOS管的栅极与所述第十一电阻的第一端和所述第十电阻的第二端连接，所述第十电阻的第一端与所述第三电阻的第二端连接。

8.如权利要求7所述清除主控芯片CMOS的复位电路，其特征在于，所述第二MOS管和所述第三MOS管为NMOS管，所述第四MOS管为PMOS管。

9.如权利要求7所述清除主控芯片CMOS的复位电路，其特征在于，所述供电电源模块包括第一电源单元和第二电源单元，所述第一电源单元与所述第八电阻的第一端连接，所述第二电源单元与所述第四电阻的第二端连接。

10.一种清除主控芯片CMOS的复位装置，其特征在于，所述清除主控芯片CMOS的复位装置包括权利要求1至9任一项所述的清除主控芯片CMOS的复位电路。