CN219123243U - 二极管器件 - Google Patents
二极管器件 Download PDFInfo
- Publication number
- CN219123243U CN219123243U CN202223524744.2U CN202223524744U CN219123243U CN 219123243 U CN219123243 U CN 219123243U CN 202223524744 U CN202223524744 U CN 202223524744U CN 219123243 U CN219123243 U CN 219123243U
- Authority
- CN
- China
- Prior art keywords
- type doped
- type
- doped portion
- doping
- diode device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本申请公开一种二极管器件，包括阴极、漂移层、P型掺杂部、多晶硅部、第一N型掺杂部、第二N型掺杂部以及阳极，漂移层设置于阴极上，P型掺杂部设置于漂移层远离阴极的一侧，P型掺杂部具有至少两个间隔设置的沟槽，沟槽还延伸入部分漂移层中，多晶硅部填充于沟槽中，第一N型掺杂部和第二N型掺杂部设置于P型掺杂部中且位于每两相邻的沟槽之间，第一N型掺杂部与第二N型掺杂部接触，阳极设置于P型掺杂部远离阴极的一侧。在本申请中，通过在P型掺杂部中设置有第一N型掺杂部和第二N型掺杂部，以中和掉部分P型掺杂部的掺杂浓度，从而降低正向导通时空穴的注入效率。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种二极管器件。
背景技术
二极管通常用在逆变器中，且是逆变器中不可或缺的部分，其起到电流换向后续流的重要作用，因此，二极管的反向恢复速度快慢直接影响到逆变器的最终效率。
现有的二极管通常是基于传统PiN结构获得，并采用重金属掺杂技术控制寿命，但是，该二极管在高频率下工作，其正向导通时，空穴的注入效率过高，从而导致二极管的反向恢复时间较长。
实用新型内容
鉴于此，本申请提供一种二极管器件，以解决现有的二极管器件在正向导通时空穴的注入效率高的问题。
本申请提供的一种二极管器件，包括：
阴极；
漂移层，设置于所述阴极上；
P型掺杂部，设置于所述漂移层远离所述阴极的一侧，所述P型掺杂部具有至少两个间隔设置的沟槽，所述沟槽还延伸入部分所述漂移层；
多晶硅部，所述多晶硅部填充于所述沟槽中；
第一N型掺杂部和第二N型掺杂部，设置于所述P型掺杂部中，且位于每两相邻的所述沟槽之间，所述第一N型掺杂部与所述第二N型掺杂部接触；以及
阳极，设置于所述P型掺杂部远离所述阴极的一侧。
其中，所述第一N型掺杂部的宽度与所述第二N型掺杂部的宽度相等。
其中，所述第一N型掺杂部的宽度小于所述第二N型掺杂部的宽度。
其中，自一所述沟槽到相邻的另一所述沟槽的方向上，所述第一N型掺杂部与所述第二N型掺杂部呈阶梯式排布。
其中，所述第一N型掺杂部的掺杂浓度小于所述第二N型掺杂部的掺杂浓度。
其中，所述P型掺杂部的掺杂浓度为1e14～1e16cm-3。
其中，所述第二N型掺杂部的掺杂浓度为1e14～1e16cm-3。
其中，所述第一N型掺杂部到所述漂移层的距离大于所述第二N型掺杂部到所述阳极的距离。
其中，所述第一N型掺杂部以及所述第二N型掺杂部均与所述多晶硅部间隔设置。
其中，所述第一N型掺杂部的长度与所述第二N型掺杂部的长度相等。
本申请公开一种二极管器件，包括阴极、漂移层、P型掺杂部、多晶硅部、第一N型掺杂部、第二N型掺杂部以及阳极，漂移层设置于阴极上，P型掺杂部设置于漂移层远离阴极的一侧，P型掺杂部具有至少两个间隔设置的沟槽，沟槽还延伸入部分漂移层，多晶硅部填充于沟槽中，第一N型掺杂部和第二N型掺杂部设置于P型掺杂部中且位于每两相邻的沟槽之间，第一N型掺杂部与第二N型掺杂部接触，阳极设置于P型掺杂部远离阴极的一侧。在本申请中，通过在P型掺杂部中设置有第一N型掺杂部和第二N型掺杂部，因P型掺杂部是因半导体中掺杂P型杂质离子形成，第一N型掺杂部和第二N型掺杂部是由半导体掺杂N型杂质离子形成，以中和掉部分P型掺杂部的掺杂浓度，从而可以降低正向导通时空穴的注入效率，进而可以降低反向恢复峰值电流，减少反向恢复时间。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的二极管器件的结构示意图。
附图标记：
10、二极管器件；100、阴极；200、N型半导体衬底；300、漂移层；400、P型掺杂部；410、沟槽；500、多晶硅部；600、第一N型掺杂部；700、第二N型掺杂部；800、氧化部；900、阳极。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
本申请公开一种二极管器件，包括阴极、漂移层、P型掺杂部、多晶硅部、第一N型掺杂部、第二N型掺杂部以及阳极，漂移层设置于阴极上，P型掺杂部设置于漂移层远离阴极的一侧，P型掺杂部具有至少两个间隔设置的沟槽，沟槽还延伸入部分漂移层中，多晶硅部填充于沟槽中，第一N型掺杂部和第二N型掺杂部设置于P型掺杂部中且位于每两相邻的沟槽之间，第一N型掺杂部与第二N型掺杂部接触，阳极设置于P型掺杂部远离阴极的一侧。
在本申请中，通过在P型掺杂部中设置有第一N型掺杂部和第二N型掺杂部，以中和掉部分P型掺杂部中的掺杂浓度，从而可以降低正向导通时空穴的注入效率，使得反向恢复峰值电流Irrm降低，反向恢复时间Ta减少，提高软度。
请参考图1，图1是本申请提供的二极管器件的结构示意图。本申请提供一种二极管器件10，本申请的二极管器件10为快恢复二极管(Fast Recovery Diode，FRD)，二极管器件10包括阴极100、N型半导体衬底200、漂移层300、P型掺杂部400、氧化部800、多晶硅部500、第一N型掺杂部600、第二N型掺杂部700以及阳极900。
具体的，N型半导体衬底200、漂移层300以及P型掺杂部400依次层叠设置于阴极100上，P型掺杂部400由半导体掺杂杂质离子形成，杂质离子包括硼和铝等三价元素，P型掺杂部400具有至少两个间隔设置的沟槽410，每一沟槽410的开口均朝向阳极900，每一沟槽410还延伸入部分漂移层300中，每一沟槽410中设置有一氧化部800，多晶硅部500位于氧化部800中，且多晶硅部500与P型掺杂部400不接触，也即多晶硅部500被氧化部800围绕，第一N型掺杂部600和第二N型掺杂部700设置于P型掺杂部400中且位于每两相邻的沟槽410之间，第一N型掺杂部600与第二N型掺杂部700接触，N型掺杂部是由半导体部掺杂杂质离子形成，杂质离子包括磷和砷等五价元素，阳极900设置于P型掺杂部400远离阴极100的一侧，进一步的，阳极900设置于P型掺杂部400以及氧化部800上。
在本申请中，当阴极100施加正向偏置，阳极900接地，P型掺杂部400与漂移层300形成的PN结此时为反向偏置状态，而在P型掺杂部400中设置有第一N型掺杂部600和第二N型掺杂部700，可以中和掉部分P型掺杂部400的掺杂浓度，从而可以降低正向导通时空穴的注入效率，从而降低反向恢复峰值电流Irrm，减少反向恢复时间Ta，提高了方向恢复的效率和软度，并且降低电磁干扰。
在一实施例中，第一N型掺杂部600位于第二N型掺杂部700远离阳极900的一侧，第一N型掺杂部600与第二N型掺杂部700呈阶梯式排布。
在本申请中，将第一N型掺杂部600与第二N型掺杂部700设置为呈阶梯式排布，以使得第一N型掺杂部600和第二N型掺杂部700可以进一步降低P型掺杂部400中的掺杂浓度。
在另一实施例中，自一沟槽410到相邻的另一沟槽410的方向上，第一N型掺杂部600与第二N型掺杂部700呈阶梯式排布，以使得第一N型掺杂部600和第二N型掺杂部700可以进一步降低P型掺杂部400中的掺杂浓度。
在一实施例中，第一N型掺杂部600的掺杂浓度小于第二N型掺杂部700的掺杂浓度。具体的，第一N型掺杂部600与第二N型掺杂部700呈阶梯式排布时，远离阳极900一侧的第一N型掺杂部600的掺杂浓度小于靠近阳极900一侧的第二N型掺杂部700的掺杂浓度，也即自阳极900向阴极100的方向上，N型掺杂部的掺杂浓度逐渐降低。
在本申请中，将远离阳极900一侧的第一N型掺杂部600的掺杂浓度设置为小于靠近阳极900一侧的第二N型掺杂部700的掺杂浓度，使得第一N型掺杂部600和第二N型掺杂部700可以降低P型掺杂部400中的掺杂浓度的同时，避免因靠近阴极100一侧的第一N型掺杂部600因掺杂浓度过高，而导致击穿电压降低，保证了二极管器件10的性能。
在一实施例中，第一N型掺杂部600的宽度w1大于第二N型掺杂部700的宽度w2。
在本申请中，将一N型掺杂部的宽度w1设置为大于第二N型掺杂部700的宽度w2，以进一步中和掉部分P型掺杂部400的掺杂浓度，从而进一步降低正向导通时空穴的注入效率，进一步使得反向恢复峰值电流降低，进一步反向恢复时间减少，进一步提高软度。
在另一实施例中，第一N型掺杂部600的宽度w1小于第二N型掺杂部700的宽度w2，以进一步中和掉部分P型掺杂部400的掺杂浓度，从而进一步降低正向导通时空穴的注入效率。
在一实施例中，第一N型掺杂部600的宽度w1大于第一N型掺杂部600的长度L1，第二N型掺杂部700的宽度w2大于第二N型掺杂部700的长度L2。
在本申请中，将第一N型掺杂部600的宽度w1设置为大于第一N型掺杂部600的长度L1，第二N型掺杂部700的宽度w2设置为大于第二N型掺杂部700的长度L2，以进一步中和掉部分P型掺杂部400的掺杂浓度，从而进一步降低正向导通时空穴的注入效率，进一步使得反向恢复峰值电流降低，进一步减少反向恢复时间，进一步提高软度。
在另一实施例中，第一N型掺杂部600的宽度w1与第二N型掺杂部700的宽度w2相等。
在本申请中，将第一N型掺杂部600的宽度w1与第二N型掺杂部700的宽度w2设置为相等，以使得第一N型掺杂部600和第二N型掺杂部700可以进一步中和掉部分P型掺杂部400的掺杂浓度，从而进一步降低正向导通时空穴的注入效率，进一步降低反向恢复峰值电流，进一步减少反向恢复时间，进一步提高软度。
在一实施例中，P型掺杂部400的掺杂浓度为1e14～1e16cm-3。具体的，P型掺杂部400的掺杂浓度为1e14cm-3、1e15cm-3或1e16cm-3等，也即P型掺杂部400为轻掺杂部。
在本申请中，将P型掺杂部400设置为轻掺杂部，以使得第一N型掺杂部600和第二N型掺杂部700可以进一步中和掉部分P型掺杂部400的掺杂浓度，从而进一步降低正向导通时空穴的注入效率，进一步降低反向恢复峰值电流，进一步减少反向恢复时间，进一步提高软度。
在一实施例中，第二N型掺杂部700的掺杂浓度为1e14～1e16cm-3。具体的，第二N型掺杂部700的掺杂浓度为1e14cm-3、1e15cm-3或1e16cm-3等，也即第一N型掺杂部600和第二N型掺杂部700为轻掺杂部。
在本申请中，将第二N型掺杂部700和第一N型掺杂部600设置为轻掺杂部，以使得第一N型掺杂部600和第二N型掺杂部700可以进一步中和掉部分P型掺杂部400的掺杂浓度，从而进一步降低正向导通时空穴的注入效率。
在一实施例中，第一N型掺杂部600到漂移层300的距离r1大于第二N型掺杂部700到阳极900的距离r2。具体的，第一N型掺杂部600和第二N型掺杂部700位于P型掺杂部400的上半区域。
在本申请中，将第一N型掺杂部600和第二N型掺杂部700设置于位于P型掺杂部400的上半区域，使得可以降低正向导通时空穴的注入效率的同时，保证PN结可以形成在P型掺杂部400中，从而避免击穿电压降低。
在一实施例中，第一N型掺杂部600以及第二N型掺杂部700均与多晶硅部500间隔设置，具体的，第一N型掺杂部600以及第二N型掺杂部700均与氧化部800间隔设置，也即第一N型掺杂部600以及第二N型掺杂部700均与氧化部800不接触。
在本申请中，将第一N型掺杂部600以及第二N型掺杂部700均设置为与多晶硅部500间隔设置，进一步降低正向导通时空穴的注入效率。
在一实施例中，漂移层300为N型漂移层300。
在一实施例中，N型半导体衬底200为重掺杂结构，掺杂浓度大于1e14～1e16cm-3。
在另一实施例中，二极管器件10还可以包括第三N型掺杂部、第四N型掺杂部或第五N型掺杂部等，此处不限制；若有多个N型掺杂部结构，则自阳极900向阴极100的方向，多个N型掺杂部的掺杂浓度逐渐递减。
如，若二极管器件10还可以包括第三N型掺杂部、第四N型掺杂部和第五N型掺杂部，自阴极100向阳极900的方向，第一N型掺杂部600、第二N型掺杂部700、第三N型掺杂部、第四N型掺杂部和第五N型掺杂部的掺杂浓度逐渐递增。
设置多个N型掺杂部，并阴极100向阳极900的方向，将多个N型掺杂部的掺杂浓度设置为逐渐递增，以使得降低正向导通时空穴的注入效率的同时，保证PN结可以形成在P型掺杂部400中，从而避免击穿电压降低。
需要说明的是，本申请中的部分结构可以根据需要去除，如氧化部800。
在另一实施例中，本申请提供的二极管器件10也可以为绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)。
在另一实施例中，当二极管器件10为IGBT时，可以在N型半导体衬底200中全注入杂质离子形成P型掺杂。
本申请公开一种二极管器件10，包括阴极100、漂移层300、P型掺杂部400、多晶硅部500、第一N型掺杂部600、第二N型掺杂部700以及阳极900，漂移层300设置于阴极100上，P型掺杂部400设置于漂移层300远离阴极100的一侧，P型掺杂部400具有至少两个间隔设置的沟槽410，沟槽410还延伸入部分漂移层300，多晶硅部500填充于沟槽410中，第一N型掺杂部600和第二N型掺杂部700设置于P型掺杂部400中且位于每两相邻的沟槽410之间，第一N型掺杂部600与第二N型掺杂部700接触，阳极900设置于P型掺杂部400远离阴极100的一侧。在本申请中，通过在P型掺杂部400中设置有第一N型掺杂部600和第二N型掺杂部700，以中和掉部分P型掺杂部400的掺杂浓度，从而可以降低正向导通时空穴的注入效率，进而降低反向恢复峰值电流Irrm，减少反向恢复时间Ta，提高软度。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种二极管器件，其特征在于，包括：
阴极；
漂移层，设置于所述阴极上；
P型掺杂部，设置于所述漂移层远离所述阴极的一侧，所述P型掺杂部具有至少两个间隔设置的沟槽；
多晶硅部，所述多晶硅部填充于所述沟槽中；
第一N型掺杂部和第二N型掺杂部，设置于所述P型掺杂部中，且位于每两相邻的所述沟槽之间，所述第一N型掺杂部与所述第二N型掺杂部接触；以及
阳极，设置于所述P型掺杂部远离所述阴极的一侧。
2.根据权利要求1所述的二极管器件，其特征在于，所述第一N型掺杂部的宽度与所述第二N型掺杂部的宽度相等。
3.根据权利要求1所述的二极管器件，其特征在于，所述第一N型掺杂部的宽度小于所述第二N型掺杂部的宽度。
4.根据权利要求1所述的二极管器件，其特征在于，自一所述沟槽到相邻的另一所述沟槽的方向上，所述第一N型掺杂部与所述第二N型掺杂部呈阶梯式排布。
5.根据权利要求2所述的二极管器件，其特征在于，所述第一N型掺杂部的掺杂浓度小于所述第二N型掺杂部的掺杂浓度。
6.根据权利要求5所述的二极管器件，其特征在于，所述P型掺杂部的掺杂浓度为1e14～1e16cm-3。
7.根据权利要求6所述的二极管器件，其特征在于，所述第二N型掺杂部的掺杂浓度为1e14～1e16cm-3。
8.根据权利要求7所述的二极管器件，其特征在于，所述第一N型掺杂部到所述漂移层的距离大于所述第二N型掺杂部到所述阳极的距离。
9.根据权利要求8所述的二极管器件，其特征在于，所述第一N型掺杂部以及所述第二N型掺杂部均与所述多晶硅部间隔设置。
10.根据权利要求9所述的二极管器件，其特征在于，所述第一N型掺杂部的长度与所述第二N型掺杂部的长度相等。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202223524744.2U CN219123243U (zh) | 2022-12-21 | 2022-12-21 | 二极管器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202223524744.2U CN219123243U (zh) | 2022-12-21 | 2022-12-21 | 二极管器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219123243U true CN219123243U (zh) | 2023-06-02 |
Family
ID=86535240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202223524744.2U Active CN219123243U (zh) | 2022-12-21 | 2022-12-21 | 二极管器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219123243U (zh) |
-
2022
- 2022-12-21 CN CN202223524744.2U patent/CN219123243U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11094810B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US10418441B2 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
| JP5787853B2 (ja) | 電力用半導体装置 | |
| JP7279770B2 (ja) | 半導体装置 | |
| US8901717B2 (en) | Semiconductor device and manufacturing method | |
| JP7521642B2 (ja) | 半導体装置 | |
| US11355592B2 (en) | Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator | |
| US11830914B2 (en) | Power semiconductor device and method of fabricating the same | |
| US11967631B1 (en) | Power semiconductor device and manufacturing method thereof | |
| US20220352315A1 (en) | Semiconductor device and method for producing same | |
| CN219123243U (zh) | 二极管器件 | |
| CN116417505A (zh) | 一种阳极短路沟槽rc-igbt器件及制备方法 | |
| CN219286417U (zh) | 二极管器件 | |
| CN112018162B (zh) | 一种4H-SiC侧栅集成SBD MOSFET器件及其制备方法 | |
| CN219123242U (zh) | 高压二极管 | |
| CN115810673A (zh) | 二极管器件 | |
| CN115985968A (zh) | 二极管器件 | |
| CN116741811B (zh) | 一种超结mosfet器件及其加工方法 | |
| CN116072702A (zh) | 高压二极管 | |
| WO2022205556A1 (zh) | 绝缘栅双极型晶体管装置及其制备方法 | |
| CN216698373U (zh) | 一种肖特基二极管 | |
| CN117577536B (zh) | 一种半导体结构的制造方法、芯片和电子设备 | |
| CN116344591B (zh) | 具有jbs晶胞结构的碳化硅半导体器件 | |
| CN213459746U (zh) | Mosfet晶体管 | |
| CN213459737U (zh) | 新型高抗动态闩锁能力的功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |