CN218570074U - 一种用于兼容lpddr4x的供电回路及电子设备 - Google Patents
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Abstract
本实用新型提供了一种用于兼容LPDDR4X的供电回路及电子设备，包括：时序控制电路、分压电路、电源输入回路、LDO芯片以及电源输出回路；所述时序控制电路的控制端用于连接中央处理器，所述时序控制电路的输入端用于连接电源，所述时序控制电路的输出端与所述LDO芯片的反馈端电气连接，所述电源通过所述分压与所述LDO芯片的反馈端电气连接，所述电源通过所述电源输入回路与所述LDO芯片的输入端电气连接，所述LDO芯片的输出端与所述电源输出回路的输入端电气连接，所述电源输出回路的输出端用于连接配置在GeminiLake平台上的LPDDR4X内存的电源端；解决了现有GeminiLake平台无法兼容LPDDR4X内存的问题。
Description
技术领域
本实用新型涉及电子电力领域，特别涉及一种用于兼容LPDDR4X的供电回路及电子设备。
背景技术
GeminiLake平台作为Intel发布的一款低功耗X86 CPU平台，被广泛应用于低功耗的平板、笔记本、工控及IOT产品中，可以支持DDR4及LPDDR4两种内存规格。而2017年LPDDR4X出现，相较于LPDDR4，通过最新的工艺技术可提供更大的容量以及15％的性能提升，同时理论上降低17％的功耗。
LPDDR4与LPDDR4X的区别主要在于DDR的电源部分，LPDDR4主要使用两组电源：1.8V电源及1.1V电源，而LPDDR4X则多引入一组0.6V电源，而一般与GeminiLake平台配套的使用的PMIC不提供0.6V这一组电源，使得LPDDR4X无法在GeminiLake平台被兼容使用。
有鉴于此，提出本申请。
实用新型内容
本实用新型公开了一种用于兼容LPDDR4X的供电回路及电子设备，旨在解决现有GeminiLake平台无法兼容LPDDR4X内存的问题。
本实用新型第一实施例提供了一种用于兼容LPDDR4X的供电回路,包括：时序控制电路、分压电路、电源输入回路、LDO芯片以及电源输出回路；
其中，所述时序控制电路的控制端用于连接中央处理器，所述时序控制电路的输入端用于连接电源，所述时序控制电路的输出端与所述LDO芯片的反馈端电气连接，所述电源通过所述分压与所述LDO芯片的反馈端电气连接，所述电源通过所述电源输入回路与所述LDO芯片的输入端电气连接，所述LDO芯片的输出端与所述电源输出回路的输入端电气连接，所述电源输出回路的输出端用于连接配置在GeminiLake平台上的LPDDR4X内存的电源端；
其中，所述分压电路配置为向所述LDO芯片提供预设大小的反馈电压，以使得所述LDO芯片通过所述电源输出回路向LPDDR4X内存提供与其适配的工作电压。
优选地，所述时序控制电路配置为接收所述中央处理器的控制信号，以使得在设备休眠或关机时拉低所述LDO芯片的反馈端使其停止工作。
优选地，所述分压电路包括第一电阻、以及第二电阻；
其中，所述电源通过所述第一电阻与所述第二电阻的第一端电气连接，所述第二电阻的第二端接地，所述第二电阻的第一端与所述LDO芯片的反馈端电气连接。
优选地，所述电源输入回路包括第三电阻、第一电容、第二电容；
其中，所述电源与所述第三电阻的第一端电气连接，所述第三电阻的第二端与所述LDO芯片的输入端电气连接，所述第三电阻的第二端通过所述第一电容接地，所述第三电阻的第二端通过所述第二电容接地。
优选地，所述电源输出回路包括：第三电容、第四电容、第五电容以及第四电阻；
所述LDO芯片的输出端通过所述第四电阻与LPDDR4X内存的电源端电气连接，所述LDO芯片的输出端通过所述第三电容、第四电容、第五电容接地。
优选地，所述LDO芯片的型号为NCT3101S。
本实用新型第二实施例提供了一种电子设备，包括：电源、GeminiLake平台、LPDDR4X内存及如上任意一项所述的一种用于兼容LPDDR4X的供电回路，其中，所述LPDDR4X内存配置在所述GeminiLake平台，所述电源通过供电回路与所述LPDDR4X内存的电源端电气连接。
基于本实用新型提供的一种用于兼容LPDDR4X的供电回路及电子设备，在设备上电时，所述中央处理器通过所述时序控制电路将所述LDO芯片的反馈端拉高，以使得所述LDO芯片开始工作，所述分压电路向所述LDO芯片提供预设大小的反馈电压，以使得所述LDO芯片通过所述电源输出回路向LPDDR4X内存提供与其适配的工作电压，解决了现有GeminiLake平台无法LPDDR4X内存的问题。
附图说明
图1是本实用新型实施例提供的一种用于兼容LPDDR4X的供电回路示意图。
具体实施方式
为使本实用新型实施方式的目的、技术方案和优点更加清楚，下面将结合本实用新型实施方式中的附图，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本实用新型一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。因此，以下对在附图中提供的本实用新型的实施方式的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。
以下结合附图对本实用新型的具体实施例做详细说明。
本实用新型公开了一种用于兼容LPDDR4X的供电回路及电子设备，旨在解决现有GeminiLake平台无法LPDDR4X内存的问题。
请参阅图1，本实用新型第一实施例提供了一种用于兼容LPDDR4X的供电回路,包括：时序控制电路1、分压电路2、电源输入回路、LDO芯片以及电源输出回路3；
其中，所述时序控制电路1的控制端用于连接中央处理器，所述时序控制电路1的输入端用于连接电源，所述时序控制电路1的输出端与所述LDO芯片的反馈端电气连接，所述电源通过所述分压与所述LDO芯片的反馈端电气连接，所述电源通过所述电源输入回路与所述LDO芯片的输入端电气连接，所述LDO芯片的输出端与所述电源输出回路3的输入端电气连接，所述电源输出回路3的输出端用于连接配置在GeminiLake平台上的LPDDR4X内存的电源端；
其中，所述分压电路2配置为向所述LDO芯片提供预设大小的反馈电压，以使得所述LDO芯片通过所述电源输出回路3向LPDDR4X内存提供与其适配的工作电压。
需要说明的是，发明人发现：一般与GeminiLake平台配套的使用的PMIC不提供0.6V这一组电源，而将LPDDR4X配置在GeminiLake平台上将无法被兼容使用。
在本实施例中，所述时序控制电路1配置为接收所述中央处理器的控制信号，以使得在设备休眠或关机时拉低所述LDO芯片的反馈端使其停止工作，请参阅图1，在设备处于休眠状态或关机状态时，所述中央处理器拉低PMU_SLP_S4_N信号，以使得第一MOS管Q1被关断，第二MOS管Q2导通，使得所述LDO芯片的REF脚被拉低并停止工作，在设备处于工作状态时，所述中央处理器拉高PMU_SLP_S4_N信号，第一MOS管Q1被导通，第二MOS管Q2关断，使得所述LDO芯片的REF脚被拉高并开始工作。
需要说明的是，在本实施例中，所述分压电路2向所述LDO芯片提供预设大小的反馈电压，以使得所述LDO芯片通过所述电源输出回路3向LPDDR4X内存提供与其适配的工作电压，解决了现有GeminiLake平台无法LPDDR4X内存的问题。
具体地，在本实用新型一个可能的实施例中，所述分压电路2可以包括第一电阻R1、以及第二电阻R2；
其中，所述电源通过所述第一电阻R1与所述第二电阻R2的第一端电气连接，所述第二电阻R2的第二端接地，所述第二电阻R2的第一端与所述LDO芯片的反馈端电气连接。
需要说明的是，在本实施例中，使用VDDQ(1.1V)作为所述LDO芯片的VIN，通过所述第一电阻R1和所述第二电阻R2的分压值，使得所述LDO芯片的反馈端REFPIN的电压为0.6V，进而使得VOUT输出0.6V满足LPDDR4X的电源需求，在本实施例中，所述第一电阻R1的阻值为1k，所述第二电阻R2的阻值为1.2k。当然，在其他实施例中，还可以采用3.3V的电压作为所述LDO芯片的VIN，其中，第一电阻R1和第二电阻R2的阻值对应变化。
在本实用新型一个可能的实施例中，所述电源输入回路包括第三电阻R3、第一电容C1、第二电容C2；
其中，所述电源与所述第三电阻R3的第一端电气连接，所述第三电阻R3的第二端与所述LDO芯片的输入端电气连接，所述第三电阻R3的第二端通过所述第一电容C1接地，所述第三电阻R3的第二端通过所述第二电容C2接地。
需要说明的是，所述第一电容C1和所述第二电容C2用于滤除回路中的噪声，其中，所述第三电阻R3的第一端用于连接VDDQ(1.1V)，请继续参阅图1，其还设置有3.3V电源作为备选，在选用3.3V电源时需要对应调整分压电阻的阻值，使其输出至LDO芯片反馈端的电压为0.6V。
在本实用新型一个可能的实施例中，所述电源输出回路3包括：第三电容C3、第四电容C4、第五电容C5以及第四电阻R4；
所述LDO芯片的输出端通过所述第四电阻R4与LPDDR4X内存的电源端电气连接，所述LDO芯片的输出端通过所述第三电容C3、第四电容C4、第五电容C5接地。
需要说明的是，所述第三电容C3、所述第四电容C4、以及第五电容C5用于滤除回路中的噪声，所述LDO芯片的VOUT通过所述第四电阻R4向LPDDR4X内存的电源端输出0.6V的电压。请继续参阅图1，还设置有1.1V的直连通道，用于适配LPDDR4内存。
在本实用新型一个可能的实施例中，所述LDO芯片的型号为NCT3101S。
需要说明的是，在其他实施例中，还可以采用其他芯片型号的所述LDO芯片，这里不做具体限定，但这些方案均在本实用新型的保护范围内。
本实用新型第二实施例提供了一种电子设备，包括：电源、GeminiLake平台、LPDDR4X内存及如上任意一项所述的一种用于兼容LPDDR4X的供电回路，其中，所述LPDDR4X内存配置在所述GeminiLake平台，所述电源通过供电回路与所述LPDDR4X内存的电源端电气连接。
需要说明的是，所述电子设备可以是笔记本电脑、台式电脑、平板电脑以及其他整机。
基于本实用新型提供的一种用于兼容LPDDR4X的供电回路及电子设备，在设备上电时，所述中央处理器通过所述时序控制电路1将所述LDO芯片的反馈端拉高，以使得所述LDO芯片开始工作，所述分压电路2向所述LDO芯片提供预设大小的反馈电压，以使得所述LDO芯片通过所述电源输出回路3向LPDDR4X内存提供与其适配的工作电压，解决了现有GeminiLake平台无法LPDDR4X内存的问题。
以上仅是本实用新型的优选实施方式，本实用新型的保护范围并不仅局限于上述实施例，凡属于本实用新型思路下的技术方案均属于本实用新型的保护范围。
Claims (7)
1.一种用于兼容LPDDR4X的供电回路,其特征在于，包括：时序控制电路、分压电路、电源输入回路、LDO芯片以及电源输出回路；
其中，所述时序控制电路的控制端用于连接中央处理器，所述时序控制电路的输入端用于连接电源，所述时序控制电路的输出端与所述LDO芯片的反馈端电气连接，所述电源通过所述分压与所述LDO芯片的反馈端电气连接，所述电源通过所述电源输入回路与所述LDO芯片的输入端电气连接，所述LDO芯片的输出端与所述电源输出回路的输入端电气连接，所述电源输出回路的输出端用于连接配置在GeminiLake平台上的LPDDR4X内存的电源端；
其中，所述分压电路配置为向所述LDO芯片提供预设大小的反馈电压，以使得所述LDO芯片通过所述电源输出回路向LPDDR4X内存提供与其适配的工作电压。
2.根据权利要求1所述的一种用于兼容LPDDR4X的供电回路,其特征在于，所述时序控制电路配置为接收所述中央处理器的控制信号，以使得在设备休眠或关机时拉低所述LDO芯片的反馈端使其停止工作。
3.根据权利要求1所述的一种用于兼容LPDDR4X的供电回路,其特征在于，所述分压电路包括第一电阻、以及第二电阻；
其中，所述电源通过所述第一电阻与所述第二电阻的第一端电气连接，所述第二电阻的第二端接地，所述第二电阻的第一端与所述LDO芯片的反馈端电气连接。
4.根据权利要求1所述的一种用于兼容LPDDR4X的供电回路,其特征在于，所述电源输入回路包括第三电阻、第一电容、第二电容；
其中，所述电源与所述第三电阻的第一端电气连接，所述第三电阻的第二端与所述LDO芯片的输入端电气连接，所述第三电阻的第二端通过所述第一电容接地，所述第三电阻的第二端通过所述第二电容接地。
5.根据权利要求1所述的一种用于兼容LPDDR4X的供电回路,其特征在于，所述电源输出回路包括：第三电容、第四电容、第五电容以及第四电阻；
所述LDO芯片的输出端通过所述第四电阻与LPDDR4X内存的电源端电气连接，所述LDO芯片的输出端通过所述第三电容、第四电容、第五电容接地。
6.根据权利要求1所述的一种用于兼容LPDDR4X的供电回路,其特征在于，所述LDO芯片的型号为NCT3101 S。
7.一种电子设备，其特征在于，包括：电源、GeminiLake平台、LPDDR4X内存及如权利要求1至6任意一项所述的一种用于兼容LPDDR4X的供电回路，其中，所述LPDDR4X内存配置在所述GeminiLake平台，所述电源通过供电回路与所述LPDDR4X内存的电源端电气连接。
Priority Applications (1)
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| CN202222706169.1U CN218570074U (zh) | 2022-10-13 | 2022-10-13 | 一种用于兼容lpddr4x的供电回路及电子设备 |
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Publications (1)
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