CN218299803U - 电子器件和电子器件的结构 - Google Patents
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Abstract
本公开的各实施例总体上涉及电子器件和电子器件的结构。本公开涉及电子器件，电子器件包括：从第一表面到第二表面堆叠的两个高电子迁移率晶体管的第一堆叠和第二堆叠，两个高电子迁移率晶体管被称为第一晶体管和第二晶体管，第一堆叠和第二堆叠各自包括从绝缘层***在第一堆叠和第二堆叠之间的阻挡层和沟道层，第一晶体管和第二晶体管分别包括第一电极集和第二电极集，第一电极集和第二电极集各自被提供有被布置为使得第一晶体管和第二晶体管形成桥的半臂的源极电极、漏极电极和栅极电极。本实用新型的实施例例如实现了在桥的半臂中紧密布置的HEMT晶体管。
Description
技术领域
本公开涉及电子领域，并且更具体地涉及电力电子领域。更具体地，本公开涉及被提供有两个高电子迁移率晶体管的电子器件。
根据本公开的器件在一些实现方式中被布置为允许更好地集成两个高电子迁移率晶体管。
本公开中提供的布置在该方面能够获得使能形成桥的半臂的紧凑器件。
背景技术
高电子迁移率晶体管(“HEMT”)现在广泛应用于超频领域和用于电力电子转换器的开关领域。
在该方面，HEMT晶体管通常由III-V族半导体材料层，更具体地III-N族半导体材料层制成。
实用新型内容
根据本公开的一个或多个方面，提供了一种电子器件，该电子器件包括第一高电子迁移率晶体管和第二高电子迁移率晶体管，其中所述第一高电子迁移率晶体管包括：绝缘层的第一表面上的第一层堆叠，所述第一层堆叠包括第一沟道层和在所述第一沟道层与所述绝缘层的所述第一表面之间的第一阻挡层；以及第一源极电极、第一漏极电极和第一栅极电极；以及其中所述第二高电子迁移率晶体管包括：在所述绝缘层的与所述第一表面相对的第二表面上的第二层堆叠，所述第二层堆叠包括第二沟道层和在所述第二沟道层与所述绝缘层的所述第二表面之间的第二阻挡层；以及第二源极电极、第二漏极电极和第二栅极电极，所述第二源极电极被耦合到所述第一漏极电极。
在一个或多个实施例中，所述第一高电子迁移率晶体管的所述第一源极电极和所述第二晶体管的所述第二漏极电极彼此连接。
在一个或多个实施例中，所述第一源极电极和所述第二漏极电极是从所述第一层堆叠延伸到所述第二层堆叠的单个电极的部分。
在一个或多个实施例中，所述单个电极在所述电子器件的侧面上出现。
在一个或多个实施例中，该电子器件还包括在所述电子器件的所述侧面上并与所述单个电极接触的第一焊盘，所述第一焊盘包括掺杂的半导体材料。
在一个或多个实施例中，所述第一高电子迁移率晶体管的所述第一漏极电极在所述绝缘层中延伸并延伸到所述第一层堆叠的所述第一沟道层中，并且其中所述第二高电子迁移率晶体管的所述第二源极电极在所述绝缘层中延伸并且延伸到所述第二层堆叠的所述第二沟道层中。
在一个或多个实施例中，该电子器件还包括漏极焊盘和源极焊盘，所述漏极焊盘和所述源极焊盘分别位于所述电子器件的第一侧和第二侧上，并且与所述第一漏极电极和所述第二源极电极分别接触，所述漏极焊盘和所述源极焊盘各自包括掺杂的半导体材料。
在一个或多个实施例中，所述第一沟道层和所述第二沟道层均被配置为形成二维电子气区域。
在一个或多个实施例中，所述第一栅极电极和所述第二栅极电极被配置为分别控制所述第一高电子迁移率晶体管和所述第二高电子迁移率晶体管在导电状态与非导电状态之间彼此独立地切换。
在一个或多个实施例中，该电子器件还包括分别位于所述电子器件的第一侧和第二侧上的第一栅极焊盘和第二栅极焊盘，所述第一栅极焊盘与所述第一栅极电极接触并且所述第二栅极焊盘与所述第二栅极电极接触，所述第一栅极焊盘和所述第二栅极焊盘各自包括掺杂的半导体材料。
在一个或多个实施例中，所述绝缘层包括二氧化硅或氮化硅中的一个或多个。
在一个或多个实施例中，所述第一层堆叠和所述第二层堆叠彼此镜像。
在一个或多个实施例中，所述第一高电子迁移率晶体管和所述第二高电子迁移率晶体管具有相同的阈值电压。
在一个或多个实施例中，所述第一沟道层和所述第二沟道层各自包括GaN，并且所述第一阻挡层和所述第二阻挡层各自包括AlGaN 三元合金。
根据本公开的一个或多个方面，提供了一种结构，该结构包括：绝缘层；所述绝缘层的第一表面上的第一层堆叠，所述第一层堆叠包括第一III-V族半导体层和第二III-V族半导体层，所述第二III-V族半导体层具有与所述第一III-V族半导体层不同的半导体材料，所述第二III-V族半导体层在所述第一III-V族半导体层与所述绝缘层的所述第一表面之间；所述绝缘层的与所述第一表面相对的第二表面上的第二层堆叠，所述第二层堆叠包括第三III-V族半导体层和第四III-V 族半导体层，所述第四III-V族半导体层具有与所述第三III-V族半导体层不同的半导体材料，所述第四III-V族半导体层在所述第三III-V 族半导体层与所述绝缘层的所述第二表面之间；与所述第一III-V族半导体层接触的第一电极；与所述第一III-V族半导体层接触的第二电极，所述第二电极与所述第一电极分离；与所述第三III-V族半导体层和所述第一电极接触的第三电极，所述第三电极与所述第二电极分离；以及与所述第三III-V族半导体层接触的第四电极，所述第四电极与所述第三电极、所述第二电极或所述第一电极中的每个电极分离。
在一个或多个实施例中，所述第三电极和所述第一电极是单个导电结构的部分。
在一个或多个实施例中，所述第一电极、所述第二电极、所述第三电极和所述第四电极各自在所述绝缘层中延伸。
在一个或多个实施例中，所述第一III-V族半导体层和所述第三III-V族半导体层各自是氮化镓。
通过使用根据本公开的实施例，可以实现一些有益效果，例如能够实现在桥的半臂中紧密布置的HEMT晶体管。
附图说明
本公开的其他特征和优点将从以下结合附图的详细描述中显而易见，其中：
图1是HEMT晶体管的简化图，HEMT晶体管沿垂直于正面的截面示出；
图2是半臂桥组件的功能表示，暗示了两个晶体管的实现方式；
图3是根据本公开的沿贯穿所述器件的有源面积的截面的电子器件的简化表示；
图4是图示了能够将图3的电子器件的第一栅极电极和第二栅极电极电连接的第一栅极焊盘和第二栅极焊盘的偏移定位的示意图；
图5是图示了根据从所述器件的第一表面的视图，能够将图3的电子器件的第一栅极电极电连接的第一栅极焊盘的偏移定位的示意图；
图6是转换电路的主要部分的简化表示，其包括根据本公开的电子器件；
图7是实现根据本公开的两个电子器件的控制电路的简化表示；
图8示出了根据本公开的方法制造的电子器件的示例。
具体实施方式
本公开的目的通过电子器件来实现，电子器件包括：从第一表面到第二表面堆叠的两个高电子迁移率晶体管的第一堆叠和第二堆叠，两个高电子迁移率晶体管被称为第一晶体管和第二晶体管，第一堆叠和第二堆叠各自包括从绝缘层***在第一堆叠和第二堆叠之间的阻挡层和沟道层，第一晶体管和第二晶体管分别包括第一电极集和第二电极集，第一电极集和第二电极集各自被提供有被布置为使得第一晶体管和第二晶体管形成桥的半臂的源极电极、漏极电极和栅极电极。
根据一个实现方式，第一晶体管的被称为第一源极电极的源极电极，和第二晶体管的被称为第二漏极电极的漏极电极被彼此连接。
根据一个实现方式，第一源极电极和第二漏极电极形成单个电极，单个电极被称为中间电极并且从第一堆叠延伸到第二堆叠。
根据一个实现方式，中间电极以它的被称为中间端的一端与第一表面和第二表面中的一个或另一个表面齐平而出现。
根据一个实现方式，中间焊盘被布置在第一表面或第二表面中的一个表面上并且通过其中间端与中间电极成直线，在一些实现方式中，中间焊盘包括掺杂的半导体材料。
根据一个实现方式，第一晶体管的漏极电极，被称为第一漏极电极，在绝缘体层中延伸并一直延伸到所述第一堆叠的沟道层中，并且第二晶体管的源极电极，被称为第二源极电极，在绝缘层中延伸并且一直延伸到所述第二堆叠的沟道层中。
根据一个实现方式，所述电子器件包括漏极焊盘和源极焊盘，漏极焊盘和源极焊盘被分别布置在第一表面和第二表面上并且与第一漏极电极和第二源极电极分别接触，漏极焊盘和源极焊盘在一些实现方式中包括掺杂的半导体材料。
根据一个实现方式，第一晶体管和第二晶体管中的一个和另一个晶体管的沟道层均能够形成二维电子气形式的导电层。
根据一个实现方式，所述第一晶体管和所述第二晶体管中的一个和另一个晶体管的栅极电极，分别被称为第一栅极电极和第二栅极电极，被配置为向所述第一晶体管和所述第二晶体管分别独立地施加从导电与非导电状态中的一个状态切换到这两个状态中的另一个状态。
根据一个实现方式，所述器件还包括在第一表面和第二表面上分别布置的第一栅极焊盘和第二栅极焊盘，第一栅极焊盘被配置为与第一栅极电极电接触，并且第二栅极焊盘被配置为在包括掺杂的半导体材料的一些实现方式中，电接触第二栅极电极、第一栅极焊盘和第二栅极焊盘。
根据一个实现方式，绝缘层包括介电材料，在一些实现方式中是二氧化硅或氮化硅。
根据一个实现方式，第一堆叠和第二堆叠本质上相同。
根据一个实现方式，第一晶体管和第二晶体管具有相同的阈值电压。
根据一个实现方式，两个沟道层包括GaN并且阻挡层包括AlGaN 三元合金。
图1示出了HEMT晶体管10。该HEMT晶体管10被提供有堆叠13，堆叠13从正面11到背面12包括绝缘体层14、阻挡层15和能够形成二维电子气层形式的导电层16a的沟道层16。在一些实现方式中，导电层16a从界面15a在沟道层16中延伸，界面15a形成在阻挡层15与所述沟道层16之间。
被选择用于形成阻挡层15和/或沟道层16的III-V半导体材料可以包括氮化镓(GaN)、氮化铝(AlN)、AlxGa1-xNx三元合金、砷化镓(GaAs)、AlGaAs或InGaAs三元合金。例如，阻挡层15和沟道层16可以分别包括AlGaN化合物和GaN。绝缘体层14可以包括介电材料，并且在一些实现方式中是二氧化硅(SiO2)或氮化硅 (Si3N4)。
HEMT晶体管10还包括与导电层16a电接触的源极电极17和漏极电极18。在一些实现方式中，源极电极17和漏极电极18通过前表面11出现，并且穿过绝缘层14和阻挡层15到达界面15a并电接触导电层16a。源极电极17和漏极电极18可以部分地或整体地与导电层16a交叉。源极电极17和漏极电极18可以包括金属物质，例如铝，填充在堆叠13中形成的沟槽。
HEMT晶体管10还包括栅极电极19，栅极电极19旨在施加能够控制导电层16a的状态的电压Vg。在一些实现方式中，当栅极电极 19与源极电极17之间的电势差(被标记为Vg-Vs)大于HEMT晶体管10的阈值电压Vth特性时，所述晶体管处于导电状态。相反，当 Vg-Vs小于Vth时，HEMT晶体管10处于非导电状态并且因此表现为断开的开关。
因此，根据阈值电压Vth的值，并且在一些实现方式中根据其符号，如果HEMT晶体管的阈值电压Vth为负，则HEMT晶体管可能处于耗尽(常开)模式，或者如果其阈值电压Vth为正，则处于增强 (常关)模式。
这些HEMT晶体管在一些实现方式中可以在功率转换域中实施，并且在一些实现方式中形成桥式半臂。该架构如图2所示包括串联组装的两个晶体管HEMT1和HEMT2。在示出用于功率转换的组件的该示例中，后者一方面与由电容元件C1和C2形成的电容电桥相关联，另一方面与磁性元件相关联。
这样的布置使得能够优化磁性元件的使用。
然而，期望能够实现在桥的半臂中紧密布置的HEMT晶体管。
包括减小HEMT晶体管尺寸的解决方案将对它们的导通状态电阻率Ron产生负面影响，并且因此是不期望的。
本公开提供了形成桥的半臂的两个HEMT晶体管的紧凑布置。
应当理解，与本说明书相关的不同附图仅作为例示给出，并且决不限制本公开。应清楚，可能不根据相对比例或尺寸。
在整个描述中，作为示例，图示了层或界面通常是平面的并且沿着与(0，x，y，z)正交参考系的(0，x，y)平面平行的平面延伸。此外，当参考沿截面平面的表示时，后者垂直于由层形成的所有平面，并且在一些实现方式中垂直于(0，x，y)平面。还应理解，当参考层堆叠时，后者沿着(0,x,y,z)正交参考系的z方向堆叠。
本实用新型涉及电子器件，电子器件被提供有两个高电子迁移率晶体管(以下被称为“HEMT晶体管”)，两个高电子迁移率晶体管分别被称为第一晶体管和第二晶体管并且以在桥式半臂被布置。
在一些实现方式中，电子器件从第一表面到第二表面包括分别形成第一晶体管和第二晶体管的第一堆叠和第二堆叠。
在该方面，第一堆叠和第二堆叠各自包括从绝缘层的相对表面***第一堆叠与第二堆叠之间的阻挡层和沟道层。HEMT晶体管的沟道层在一些实现方式中能够在所述HEMT晶体管处于导电状态时形成二维电子气(“2DEG”)形式的导电层。
第一晶体管和第二晶体管分别包括第一电极集和第二电极集。第一电极集和第二电极集各自被提供有源极电极、漏极电极和栅极电极，它们被布置为使得第一晶体管和第二晶体管形成桥式半臂。
对于给定的HEMT晶体管，从导电状态和非导电状态中的一个或另一个状态切换到这两个状态中的另一个状态由相关晶体管的栅极电极来控制。在一些实现方式中，该控制通过将电压Vg施加到栅极电极来执行。在一些实现方式中，当HEMT晶体管的栅极电极与源极电极之间的电位差Vg-Vs大于其阈值电压Vth时，所述晶体管处于导电状态并且表现为导线。反之，当电位差Vg-Vs小于阈值电压时， HEMT晶体管处于非导电状态并且表现为断开开关。
根据本公开的术语的桥式半臂是两个串联连接的HEMT晶体管的布置。在一些实现方式中，第一晶体管的源极电极(被称为第一源极电极)被电连接到第二晶体管的漏极电极(被称为第二漏极电极)。布置还包括三个连接端口，被称为漏极端口、源极端口和中间端口。在一些实现方式中，漏极端口使得能够连接第一晶体管的漏极电极，源极端口使得能够连接第二晶体管的源极电极，并且最后中间端口使得能够连接第二漏极电极和第一源极电极。
图3示意性地示出了根据本公开的电子器件100。
在一些实现方式中，器件100包括两个高电子迁移率晶体管 (HEMT)，分别被称为第一晶体管200和第二晶体管300。在一些实施方式中，器件100从第一表面100a到第二表面100b包括第一晶体管200、绝缘层400和第二晶体管300。
绝缘层400可以包括介电材料，在一些实现方式中包括二氧化硅或氮化硅。
第一晶体管200和第二晶体管300各自包括半导体层的堆叠，分别被称为第一堆叠和第二堆叠。
在一些实现方式中，每个半导体层堆叠可以包括III-V族半导体材料，并且在一些实现方式中包括III-N族半导体材料。III-V族半导体材料在一些实现方式中可以选自氮化镓(GaN)、氮化铝(AlN) 和它们的AlxGa1-xN三元合金，或者选自砷化镓(GaAs)及其化合物(AlGaAs、InGaAs)。
每个半导体层堆叠包括从绝缘层开始的阻挡层和沟道层。
在一些实现方式中，第一堆叠包括从绝缘层400到第一表面100a 的第一阻挡层201和第一沟道层202。
第二堆叠包括从绝缘层400到第二表面100b的第二阻挡层301 和第二沟道层302。
作为示例并且根据本公开，阻挡层可以包括AlxGa1-xN三元合金，而沟道层可以包括GaN。
此外，阻挡层可以具有1nm至100nm范围内的厚度。
沟道层可以具有在从10nm到2μm范围内的厚度。
第一堆叠和第二堆叠可以基本上相同。
根据本公开，半导体层的堆叠能够形成二维电子气(2DEG)层或区域，从而形成导电层。
堆叠内的导电层从所考虑的堆叠的阻挡层与沟道层之间形成的界面在沟道层中延伸。在一些实现方式中，当HEMT晶体管处于导电状态时，导电层可以形成在HEMT晶体管内。
因此，当第一晶体管200处于导电状态时，第一沟道层202能够形成第一导电层203，第一导电层203从第一阻挡层201与第一沟道层202之间形成的第一界面在所述第一沟道层202中延伸。
当第二晶体管300处于导电状态时，第二沟道层302能够形成第二导电层303，第二导电层303从第二阻挡层301和第二沟道层302 之间形成的第二界面在所述第二沟道层202中延伸。
每个HEMT晶体管包括被提供有源极电极、漏极电极和栅极电极的电极集。
在一些实现方式中，第一晶体管200包括在两个电极集中被称为第一集的电极集。第一集被提供有第一源极电极204、第一漏极电极205和第一栅极电极206。
第二晶体管300包括在两个电极集中被称为第二集的另一电极集。第二集被提供有第二源极电极304、第二漏极电极305和第二栅极电极306。
第一源极电极204和第一漏极电极205从绝缘层400朝向第一堆叠延伸。在一些实现方式中，第一漏极电极205和第一源极电极204 至少部分地穿过第一堆叠并且部分地穿过第一沟道层202。因此，第一漏极电极205和第一源极电极204中的一个和另一个电接触第一沟道层202并且在一些实现方式中电接触第一导电层203。
在一些实现方式中，第一漏极电极205通过第一表面100a出现。在该方面，器件可以包括被称为漏极焊盘207的焊盘，其位于第一表面100a上并与第一漏极电极205接触。该漏极焊盘207形成器件100 的第一端子(或第一端口)。在一些实现方式中，漏极焊盘207包括掺杂的半导体材料，例如掺杂的硅。
第二源极电极304和第二漏极电极305从绝缘层400延伸到第二堆叠。在一些实现方式中，第二漏极电极305和第二源极电极304至少部分地穿过第二堆叠并且在一些实现方式中穿过第二沟道层302。因此，第二漏极电极305和第二源极电极304中的一个和另一个电接触第二沟道层302以及在一些实现方式中接触第二导电层303。
在一些实现方式中，第二漏极电极304通过第二表面100b出现。在该方面，器件可以包括另一焊盘，被称为第二源极焊盘307，其位于第二表面上并与第二漏极电极接触。该源极焊盘307形成电子器件 100的第二端子(或第二端口)。在一些实现方式中，源极焊盘307 包括掺杂的半导体材料，例如掺杂的硅。
在一些实现方式中，第一源极电极204和第二漏极电极305彼此电连接。在一些实现方式中，第一源极电极204和第二漏极电极305 形成单个电极，被称为中间电极，其从第一堆叠延伸到第二堆叠。
在一些实现方式中，中间电极可以通过它的被称为中间端的一端出现在第一表面100a和第二表面100b中的一个或另一个上。图3中所示的中间电极在其一端处通过第二表面100b出现。
电子器件100还可以包括通过其中间端与中间电极对齐的中间焊盘308。形成中间端子(或中间端口)的中间焊盘308在一些实现方式中被布置在第一表面和第二表面中的一个表面或另一个表面上。例如源极焊盘和漏极焊盘的中间焊盘308可以包括掺杂的半导体，例如掺杂的硅。
第一栅极电极206和第二栅极电极306被配置为分别独立地对第一晶体管和第二晶体管施加从导电状态和非导电状态中的一个状态到这两个状态中的另一个状态的切换。
因此，第一栅极电极206被布置为驱动或控制第一晶体管200的状态。在一些实现方式中，该控制通过将电位Vg施加到第一栅极电极206并且在一些实现方式中施加电位差DDP来执行，电位差DDP 被标记为第一栅极电极206和第一源极电极204之间的Vg-Vs。
因此，当Vg-Vs大于晶体管200的阈值电压Vth特性时，晶体管 200处于导电状态并且表现为导线。相反，当Vg-Vs小于Vth时，晶体管200处于非导电状态并且因此表现为断开开关。
第二栅极电极306被布置为驱动或控制第二晶体管300的状态。在一些实现方式中，该控制通过将电位Vg施加到第二栅极电极306 并且在一些实现方式中施加电位差DDP来执行，电位差DDP标记为在第二栅极电极306和第二源极电极307之间的Vg-Vs。
因此，当Vg-Vs大于晶体管300的阈值电压Vth特性时，晶体管 300处于导电状态并表现为导线。相反，当Vg-Vs小于Vth时，晶体管300处于非导电状态并且因此表现为断开的开关。
电子器件100可以包括两个焊盘，被称为第一栅极焊盘209和第二栅极焊盘309，其被分别布置在第一表面100a和第二表面100b上。在一些实现方式中，第一栅极焊盘209和第二栅极焊盘309使得能够分别电接触第一栅极电极206和第二栅极电极306(图4)。在一些实现方式中，两个栅极焊盘209和309从HEMT晶体管200和300 的两个有源面积ZA偏移，以避免与第一导电层203和第二导电层303 电接触的风险。“偏移”被用于指定栅极焊盘，栅极焊盘被布置在界定第一晶体管和第二晶体管的有源面积ZA中的一个有源面积和另一个有源面积的轮廓之外。在该方面，图5是根据从第一表面(沿着平行于(0，x，y)平面的平面)观察的器件100的表示。虚线界定了电子器件的有源区段ZA，在该有源区段ZA内避免了第一和第二栅极电极与阻挡层和沟道层中的一个和另一个之间的任何接触。在一些实现方式中，第一栅极焊盘和第二栅极焊盘可以包括掺杂的半导体材料。
在一些实现方式中，第一堆叠和第二堆叠基本上相同并且彼此镜像。
在一些实现方式中，第一晶体管和第二晶体管具有相同的阈值电压。
在本公开提供的架构中，第一晶体管和第二晶体管中的一个晶体管和另一个晶体管的导电或非导电状态被独立控制。
在一些实现方式中，可以将导电状态施加到第一晶体管并且将非导电状态施加到第二晶体管。根据该配置，电流可以在电子器件中从第一端子流向中间端子。
可以将非导电状态施加到第一晶体管并且将导电状态施加到第二晶体管。根据该配置，电流可以在电子器件中从中间端子流向第二端子。
在一些实现方式中，该操作模式可以在转换电路1000中使用。
在该方面，图6示出了转换电路1000的主要部分并且包括电子器件100。
在一些实现方式中，转换电路1000包括第一分支1100、由电子器件100形成的第二分支以及磁性元件1200，例如磁性初级线圈。
在一些实现方式中，第一分支1100从第一端E1到第二端E2包括串联连接并具有公共端子N的第一组件C11和第二组件C12。在一些实现方式中，第一组件C11和第二组件C12可以包括二极管或电容元件。
第一端E1与第二端E2被分别连接至电子器件100的第一端子 T1与第二端子T2。
磁性元件1200包括分别连接到节点N与中间端子的两端。
具有以桥式半臂连接的两个HEMT晶体管的转换电路1000的主要部分的该布置使得能够实现单个磁性元件。实际上，每个HEMT 晶体管根据0.5的占空比与其协作，使得所述磁性元件在没有中断的情况下被实现。
该转换电路1000保持紧凑。
电子器件100也可以被实现为形成用于控制电机M(在图7中图示)的电路2000。
在一些实现方式中，控制电路2000在一些实现方式中包括并联连接的根据本公开的两个电子器件1001和1002。在一些实现方式中，电子器件1001和1002一方面的第一端子T1和另一方面的第二端子 T2彼此连接。
两个中间端子Ti然后形成电机M可以连接的端子。
在一些实现方式中，根据本公开的堆叠形式的两个HEMT晶体管的布置使得能够保持可观的紧凑性，而不会影响所考虑的HEMT晶体管的导通电阻Ron。
图8示出了根据本公开的方法制造的器件100的示例。如图8所示，两个衬底802和804被接收。衬底802包括绝缘层806和绝缘层 806上形成的第一层堆叠201、202。衬底802包括表面100a和100c。电极204在表面100c上暴露。电极205没有在表面100c上暴露，例如，被表面100c上的绝缘层806封装。衬底804包括绝缘层808和绝缘层808上形成的第二堆叠301、302。衬底804包括表面100b和 100d。电极305在表面100d上暴露。电极304没有在表面100d上暴露，例如，被表面100d上的绝缘层808封装。
衬底802和804通过其表面100c和100d而被键合在一起，其中所暴露的电极204与所暴露的电极305对准。绝缘层806和808因此成为例如图3的绝缘层400。电极204和电极305形成单个电极。电极205与电极304分离。
当然，本公开不限于所描述的实施例并且备选实施例可以在不脱离本公开的框架的情况下被引入。
电子器件(100)可以被概括为包括从第一表面(100a)到第二表面(100b)堆叠的两个高电子迁移率晶体管的第一堆叠和第二堆叠，两个高电子迁移率晶体管被称为第一(200)晶体管和第二(300)晶体管，第一堆叠和第二堆叠各自包括从绝缘层(400)***在第一堆叠和第二堆叠之间的阻挡层(201、301)和沟道层(202、302)，第一(200)晶体管和第二(300)晶体管分别包括第一电极集和第二电极集，第一电极集和第二电极集各自被提供有被布置为使得第一晶体管(200)和第二晶体管(300)形成桥的半臂的源极电极(204、304)、漏极电极(205、305)和栅极电极(206、306)。
第一晶体管(200)的源极电极(被称为第一源极电极(204)) 和第二晶体管(300)的漏极电极(被称为第二漏极电极(305))可以彼此连接。
第一源极电极(204)和第二漏极电极(305)可以形成单个电极，单个电极被称为中间电极并且从第一堆叠延伸到第二堆叠。
中间电极可以通过它的被称为中间端的一端出现，与第一和第二表面(100a、100b)中的一个表面或另一个表面齐平。
中间焊盘可以被布置在第一表面(100a)或第二表面(100b)中的一个表面上并且通过其中间端与中间电极对齐，中间焊盘(308) 在一些实现方式中可以包括掺杂的半导体材料。
第一晶体管(200)的漏极电极，被称为第一漏极电极(205)，可以在绝缘层(400)中延伸并一直延伸到所述第一堆叠的沟道层 (202)中，并且第二晶体管(300)的源极电极，被称为第二源极电极(304)，可以在绝缘体层(400)中延伸并一直延伸到所述第二堆叠的沟道层(302)中。
所述电子器件(100)可以包括漏极焊盘(207)和源极焊盘(307)，漏极焊盘(207)和源极焊盘(307)被分别布置在第一表面(100a) 和第二表面(100b)上并且分别接触第一漏极电极(205)和第二源极电极(304)，漏极焊盘(207)和源极焊盘(307)在一些实现方式中可以包括掺杂的半导体材料。
第一晶体管和第二晶体管中的一个和另一个的沟道层(202、302) 可以各自能够形成二维电子气形式的导电层(203、303)。
第一晶体管和第二晶体管中的一个和另一个的栅极电极(206、 306)，分别被称为第一栅极电极(206)和第二栅极电极(306)，可以被配置为分别独立地向第一晶体管(200)和第二晶体管(300) 施加从导电和非导电状态中的一个状态切换到这两个状态中的另一个状态。
所述器件还可以包括在第一表面(100a)和第二表面(100b)上分别布置的第一栅极焊盘(209)和第二栅极焊盘(309)，第一栅极焊盘(209)被配置为电接触第一栅极电极(206)并且第二栅极焊盘 (309)被配置为电接触第二栅极电极(306)，第一栅极焊盘(209)和第二栅极焊盘(309)在一些实现方式中可以包括掺杂的半导体材料。
绝缘层(400)可以包括介电材料，在一些实现方式中是二氧化硅或氮化硅。
第一堆叠和第二堆叠可以基本上相同。
第一(200)晶体管和第二(300)晶体管可以具有相同的阈值电压。
两个沟道层(202、302)可以包括GaN并且阻挡层(201、301) 可以包括AlGaN三元合金。
上述各种实施例可以被组合来提供进一步的实施例。实施例的各方面可以根据需要被修改为采用各种实施例的概念来提供更进一步的实施例。
可以根据以上详细描述对实施例进行这些和其他改变。一般而言，在所附权利要求中，所使用的术语不应被解释为将权利要求限制为在说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这样的权利要求所要求的保护的等同物的全部范围。因此，权利要求不受本公开内容的限制。
Claims (18)
1.一种电子器件，其特征在于，包括第一高电子迁移率晶体管和第二高电子迁移率晶体管，
其中所述第一高电子迁移率晶体管包括：
绝缘层的第一表面上的第一层堆叠，所述第一层堆叠包括第一沟道层和在所述第一沟道层与所述绝缘层的所述第一表面之间的第一阻挡层；以及
第一源极电极、第一漏极电极和第一栅极电极；以及
其中所述第二高电子迁移率晶体管包括：
在所述绝缘层的与所述第一表面相对的第二表面上的第二层堆叠，所述第二层堆叠包括第二沟道层和在所述第二沟道层与所述绝缘层的所述第二表面之间的第二阻挡层；以及
第二源极电极、第二漏极电极和第二栅极电极，所述第二源极电极被耦合到所述第一漏极电极。
2.根据权利要求1所述的电子器件，其特征在于，所述第一高电子迁移率晶体管的所述第一源极电极和所述第二高电子迁移率晶体管的所述第二漏极电极彼此连接。
3.根据权利要求2所述的电子器件，其特征在于，所述第一源极电极和所述第二漏极电极是从所述第一层堆叠延伸到所述第二层堆叠的单个电极的部分。
4.根据权利要求3所述的电子器件，其特征在于，所述单个电极在所述电子器件的侧面上出现。
5.根据权利要求4所述的电子器件，其特征在于，还包括在所述电子器件的所述侧面上并与所述单个电极接触的第一焊盘，所述第一焊盘包括掺杂的半导体材料。
6.根据权利要求1所述的电子器件，其特征在于，所述第一高电子迁移率晶体管的所述第一漏极电极在所述绝缘层中延伸并延伸到所述第一层堆叠的所述第一沟道层中，并且其中所述第二高电子迁移率晶体管的所述第二源极电极在所述绝缘层中延伸并且延伸到所述第二层堆叠的所述第二沟道层中。
7.根据权利要求6所述的电子器件，其特征在于，还包括漏极焊盘和源极焊盘，所述漏极焊盘和所述源极焊盘分别位于所述电子器件的第一侧和第二侧上，并且与所述第一漏极电极和所述第二源极电极分别接触，所述漏极焊盘和所述源极焊盘各自包括掺杂的半导体材料。
8.根据权利要求1所述的电子器件，其特征在于，所述第一沟道层和所述第二沟道层均被配置为形成二维电子气区域。
9.根据权利要求1所述的电子器件，其特征在于，所述第一栅极电极和所述第二栅极电极被配置为分别控制所述第一高电子迁移率晶体管和所述第二高电子迁移率晶体管在导电状态与非导电状态之间彼此独立地切换。
10.根据权利要求9所述的电子器件，其特征在于，还包括分别位于所述电子器件的第一侧和第二侧上的第一栅极焊盘和第二栅极焊盘，所述第一栅极焊盘与所述第一栅极电极接触并且所述第二栅极焊盘与所述第二栅极电极接触，所述第一栅极焊盘和所述第二栅极焊盘各自包括掺杂的半导体材料。
11.根据权利要求1所述的电子器件，其特征在于，所述绝缘层包括二氧化硅或氮化硅中的一个或多个。
12.根据权利要求1所述的电子器件，其特征在于，所述第一层堆叠和所述第二层堆叠彼此镜像。
13.根据权利要求1所述的电子器件，其特征在于，所述第一高电子迁移率晶体管和所述第二高电子迁移率晶体管具有相同的阈值电压。
14.根据权利要求1所述的电子器件，其特征在于，所述第一沟道层和所述第二沟道层各自包括GaN，并且所述第一阻挡层和所述第二阻挡层各自包括AlGaN三元合金。
15.一种电子器件的结构，其特征在于，包括：
绝缘层；
所述绝缘层的第一表面上的第一层堆叠，所述第一层堆叠包括第一III-V族半导体层和第二III-V族半导体层，所述第二III-V族半导体层具有与所述第一III-V族半导体层不同的半导体材料，所述第二III-V族半导体层在所述第一III-V族半导体层与所述绝缘层的所述第一表面之间；
所述绝缘层的与所述第一表面相对的第二表面上的第二层堆叠，所述第二层堆叠包括第三III-V族半导体层和第四III-V族半导体层，所述第四III-V族半导体层具有与所述第三III-V族半导体层不同的半导体材料，所述第四III-V族半导体层在所述第三III-V族半导体层与所述绝缘层的所述第二表面之间；
与所述第一III-V族半导体层接触的第一电极；
与所述第一III-V族半导体层接触的第二电极，所述第二电极与所述第一电极分离；
与所述第三III-V族半导体层和所述第一电极接触的第三电极，所述第三电极与所述第二电极分离；以及
与所述第三III-V族半导体层接触的第四电极，所述第四电极与所述第三电极、所述第二电极或所述第一电极中的每个电极分离。
16.根据权利要求15所述的电子器件的结构，其特征在于，所述第三电极和所述第一电极是单个导电结构的部分。
17.根据权利要求15所述的电子器件的结构，其特征在于，所述第一电极、所述第二电极、所述第三电极和所述第四电极各自在所述绝缘层中延伸。
18.根据权利要求15所述的电子器件的结构，其特征在于，所述第一III-V族半导体层和所述第三III-V族半导体层各自是氮化镓。
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