CN218160381U - 显示基板和显示装置 - Google Patents

Abstract

提供一种显示基板和显示装置。显示基板包括：设置于衬底基板的多个像素单元；设置于衬底基板的第一导电层；设置于第一导电层远离衬底基板一侧的缓冲层；设置于缓冲层远离衬底基板一侧的半导体层；设置于半导体层远离衬底基板一侧的第一绝缘层；和设置于第一绝缘层远离衬底基板一侧的第二导电层。显示基板还包括至少一个导电过孔和至少一个导电插塞，至少一个导电过孔至少贯穿第一绝缘层，第二导电部通过至少一个导电插塞与第一导电部电连接。第一导电部包括第一导电子部和第二导电子部，第一导电子部在衬底基板上的正投影与至少一个导电过孔在衬底基板上的正投影至少部分重叠，第一导电子部沿第三方向的厚度大于第二导电子部沿第三方向的厚度。

Description

显示基板和显示装置

技术领域

本公开涉及显示技术领域，具体而言，涉及一种显示基板和显示装置。

背景技术

有机发光二极管(简称OLED)显示面板具有主动发光、温度特性好、功耗小、响应快、可弯曲等优点，逐渐成为主流的显示技术之一，且越来越广泛地应用在手机、电脑以及电视等显示装置中。在OLED显示面板的背板设计中，保证发光区的透过率是研发人员的重要课题之一。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域技术人员已知的现有技术的信息。

实用新型内容

在一个方面，提供一种显示基板，所述显示基板包括：

衬底基板；

设置于所述衬底基板的多个像素单元，所述多个像素单元沿第一方向和第二方向成阵列布置，至少一个所述像素单元包括多个子像素，至少一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，其中，所述第一方向和所述第二方向相交；

设置于所述衬底基板的第一导电层；

设置于所述第一导电层远离所述衬底基板一侧的缓冲层；

设置于所述缓冲层远离所述衬底基板一侧的半导体层；

设置于所述半导体层远离所述衬底基板一侧的第一绝缘层；和

设置于所述第一绝缘层远离所述衬底基板一侧的第二导电层，

其中，所述像素驱动电路包括至少一个晶体管和存储电容，所述至少一个晶体管包括源极和漏极，所述存储电容包括相对设置的第一电容电极和第二电容电极，所述第一电容电极和所述第二电容电极中的一个位于所述第一导电层中，所述至少一个晶体管的源极和漏极位于所述第二导电层中；

所述显示基板包括位于所述第一导电层中的第一导电部和位于所述第二导电层中的第二导电部，所述第一导电部在所述衬底基板上的正投影与所述第二导电部在所述衬底基板上的正投影至少部分重叠；

所述显示基板还包括至少一个导电过孔和位于所述至少一个导电过孔中的至少一个导电插塞，所述至少一个导电过孔至少贯穿所述第一绝缘层，所述第二导电部通过所述至少一个导电插塞与所述第一导电部电连接；以及

所述第一导电部包括第一导电子部和第二导电子部，所述第一导电子部在所述衬底基板上的正投影与所述至少一个导电过孔在所述衬底基板上的正投影至少部分重叠，所述第一导电子部沿第三方向的厚度大于所述第二导电子部沿第三方向的厚度，其中，所述第三方向垂直于所述第一方向和所述第二方向限定的平面。

根据一些示例性的实施例，所述第一导电子部包括远离所述衬底基板的第一顶面，所述第二导电子部包括远离所述衬底基板的第二顶面，所述第一顶面比所述第二顶面在所述第三方向上更远离所述衬底基板。

根据一些示例性的实施例，所述第一导电子部包括突出部，所述突出部相对于所述第二导电子部的第二顶面朝向所述至少一个导电过孔突出，所述至少一个导电插塞接触所述第一导电子部的第一顶面的至少一部分。

根据一些示例性的实施例，所述缓冲层暴露所述第一导电子部的至少一部分；和/或，所述缓冲层覆盖所述第二导电子部。

根据一些示例性的实施例，所述缓冲层包括远离所述衬底基板的第三顶面，所述第一导电子部的第一顶面与所述第三顶面邻近所述第一导电子部的部分基本平齐。

根据一些示例性的实施例，所述突出部包括第一侧面和第二侧面，所述第一侧面和所述第二侧面位于所述第一顶面的相对侧，所述第一顶面连接所述第一侧面和所述第二侧面；以及所述缓冲层接触且覆盖所述第二导电部的第二顶面、所述第一侧面和所述第二侧面。

根据一些示例性的实施例，所述第一导电子部包括靠近所述衬底基板的第一底面，所述第二导电子部包括靠近所述衬底基板的第二底面，所述第一底面和所述第二底面在所述第三方向上基本平齐。

根据一些示例性的实施例，所述第二导电部包括靠近所述衬底基板的第三底面；在邻近所述至少一个导电过孔的位置处，所述第二导电部的第三底面与所述第二导电子部的第二顶面之间沿第三方向间隔第一距离，所述至少一个导电过孔沿第三方向的深度小于所述第一距离。

根据一些示例性的实施例，所述第一导电部包括位于所述第一导电层中的第一导电连接部，所述第一导电连接部的至少一部分用作所述第二电容电极；所述第二导电部包括位于所述第二导电层中的第一导电转接部；以及所述第一导电转接部在所述衬底基板上的正投影落入所述第一导电连接部在所述衬底基板上的正投影内。

根据一些示例性的实施例，所述至少一个导电过孔包括第一导电过孔，所述至少一个导电插塞包括第一导电插塞，所述第一导电插塞位于所述第一导电过孔中；所述第一导电转接部在所述衬底基板上的正投影与所述第一导电过孔在所述衬底基板上的正投影至少部分重叠；以及所述第一导电过孔的一部分在所述衬底基板上的正投影与所述第一导电连接部的第一子导电部在所述衬底基板上的正投影至少部分重叠，所述第一导电插塞的一端与所述第一导电连接部的第一子导电部电连接，所述第一导电插塞的另一端与所述第一导电转接部电连接。

根据一些示例性的实施例，所述至少一个晶体管包括驱动晶体管，所述驱动晶体管包括沟道区；所述显示基板还包括位于所述半导体层中的第一半导体部，所述第一半导体部包括第一源极区、第一漏极区和所述驱动晶体管的沟道区，所述第一源极区和所述第一漏极区分别位于所述驱动晶体管的沟道区的两侧；所述第一导电过孔在所述衬底基板上的正投影与所述第一源极区和所述第一漏极区中的一个在所述衬底基板上的正投影至少部分重叠；以及所述第一源极区和所述第一漏极区中的一个通过所述第一导电过孔与所述第一导电转接部电连接。

根据一些示例性的实施例，所述第一导电部包括位于所述第一导电层中的第二导电连接部，所述显示基板还包括感测信号线，所述第二导电连接部与所述感测信号线电连接；所述第二导电部包括位于所述第二导电层中的第二导电转接部；以及所述第二导电转接部在所述衬底基板上的正投影与所述第二导电连接部在所述衬底基板上的正投影至少部分重叠。

根据一些示例性的实施例，所述至少一个导电过孔包括第二导电过孔，所述至少一个导电插塞包括第二导电插塞，所述第二导电插塞位于所述第二导电过孔中；所述第二导电转接部在所述衬底基板上的正投影与所述第二导电过孔在所述衬底基板上的正投影至少部分重叠；以及所述第二导电过孔的一部分在所述衬底基板上的正投影与所述第二导电连接部的第一子导电部在所述衬底基板上的正投影至少部分重叠，所述第二导电插塞的一端与所述第二导电连接部的第一子导电部电连接，所述第二导电插塞的另一端与所述第二导电转接部电连接。

根据一些示例性的实施例，所述至少一个晶体管包括感测晶体管，所述感测晶体管包括沟道区；所述显示基板还包括位于所述半导体层中的第三半导体部，所述第三半导体部包括第三源极区、第三漏极区和所述感测晶体管的沟道区，所述第三源极区和所述第三漏极区分别位于所述感测晶体管的沟道区的两侧；所述第二导电过孔在所述衬底基板上的正投影与所述第三源极区和所述第三漏极区中的一个在所述衬底基板上的正投影至少部分重叠；以及所述第三源极区和所述第三漏极区中的一个通过所述第二导电过孔与所述第二导电转接部电连接。

根据一些示例性的实施例，所述第一导电部包括位于所述第一导电层中的第三导电连接部；所述第二导电部包括位于所述第二导电层中的第三导电转接部，所述显示基板包括位于所述第二导电层中的第一电源信号线，所述第三导电连接部为第一电源信号线的一部分；以及所述第三导电转接部在所述衬底基板上的正投影与所述第三导电连接部在所述衬底基板上的正投影至少部分重叠。

根据一些示例性的实施例，所述至少一个导电过孔包括第三导电过孔，所述至少一个导电插塞包括第三导电插塞，所述第三导电插塞位于所述第三导电过孔中；所述第一电源信号线在所述衬底基板上的正投影与所述第三导电过孔在所述衬底基板上的正投影至少部分重叠；以及所述第三导电连接部包括两个第一子导电部，所述第三导电过孔在所述衬底基板上的正投影与所述第三导电连接部的两个第一子导电部中的一个在所述衬底基板上的正投影至少部分重叠，所述第三导电插塞的一端与所述第三导电连接部的两个第一子导电部中的一个电连接，所述第三导电插塞的另一端与所述第一电源信号线电连接。

根据一些示例性的实施例，所述第二导电部还包括位于所述第二导电层中的第四导电转接部；以及所述第四导电转接部在所述衬底基板上的正投影与所述第三导电连接部在所述衬底基板上的正投影至少部分重叠。

根据一些示例性的实施例，所述至少一个导电过孔包括第四导电过孔，所述至少一个导电插塞包括第四导电插塞，所述第四导电插塞位于所述第四导电过孔中；所述第四导电转接部在所述衬底基板上的正投影与所述第四导电过孔在所述衬底基板上的正投影至少部分重叠；以及所述第四导电过孔在所述衬底基板上的正投影与所述第三导电连接部的两个第一子导电部中的另一个在所述衬底基板上的正投影至少部分重叠，所述第四导电插塞的一端与所述第三导电连接部的两个第一子导电部中的另一个电连接，所述第四导电插塞的另一端与所述第四导电转接部电连接。

根据一些示例性的实施例，所述第一导电部包括位于所述第一导电层中的第四导电连接部；所述第二导电部包括位于所述第二导电层中的第五导电转接部；以及所述第五导电转接部在所述衬底基板上的正投影与所述第四导电连接部在所述衬底基板上的正投影至少部分重叠。

根据一些示例性的实施例，所述至少一个导电过孔包括第五导电过孔，所述至少一个导电插塞包括第五导电插塞，所述第五导电插塞位于所述第五导电过孔中；所述第五导电转接部在所述衬底基板上的正投影与所述第五导电过孔在所述衬底基板上的正投影至少部分重叠；以及所述第五导电过孔在所述衬底基板上的正投影与所述第四导电连接部的第一子导电部在所述衬底基板上的正投影至少部分重叠，所述第五导电插塞的一端与所述第四导电连接部的第一子导电部电连接，所述第五导电插塞的另一端与所述第五导电转接部电连接。

根据一些示例性的实施例，所述第五导电过孔在所述衬底基板上的正投影与所述第三源极区和所述第三漏极区中的另一个在所述衬底基板上的正投影至少部分重叠；以及所述第三源极区和所述第三漏极区中的另一个通过所述第五导电过孔与所述第五导电转接部电连接。

在另一方面，提供一种显示装置，所述显示装置包括如上所述的显示基板。

附图说明

通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。

图1是根据本公开的实施例的显示基板的平面示意图。

图2是图1中的显示基板的单个子像素的像素电路的等效电路图。

图3至图13分别是根据本公开的一些示例性实施例的显示基板的至少一个膜层的局部平面图，其中，图3示意性示出了所述显示基板的第四导电层的局部平面图，图4示意性示出了所述显示基板的第一导电层的局部平面图，图5示意性示出了所述显示基板的第一导电层和第四导电层的组合的局部平面图，图6示意性示出了所述显示基板的半导体层的局部平面图，图7示意性示出了所述显示基板的第四导电层、第一导电层和半导体层的组合的局部平面图，图8示意性示出了所述显示基板的第三导电层的局部平面图，图9示意性示出了所述显示基板的第四导电层、第一导电层、半导体层和第三导电层的组合的局部平面图，图10示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层和第一绝缘层的组合的局部平面图，图11示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层、第一绝缘层和第二绝缘层的组合的局部平面图，图12示意性示出了所述显示基板的第二导电层的局部平面图，图13示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层、第一绝缘层、第二绝缘层和第二导电层的组合的局部平面图。

图14是根据本公开的一些示例性实施例的显示基板沿图13中的线AA’截取的截面图。

图15A至图15D分别是根据本公开的一些示例性实施例的显示基板沿图4中的线BB’、CC’、DD’、EE’截取的截面图。

图16A至图16D分别是根据本公开的一些示例性实施例的显示基板沿图13中的线FF’、GG’、HH’、II’截取的截面图，其中仅示出了第一导电层与第二导电层之间的电连接关系，而省略了其他部件。

图17是根据本公开的一些示例性实施例的显示基板沿图13中的线JJ’截取的截面图。

需要注意的是，为了清晰起见，在用于描述本公开的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。

具体实施方式

下面通过实施例，并结合附图，对本公开的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本公开实施方式的说明旨在对本公开的总体发明构思进行解释，而不应当理解为对本公开的一种限制。

另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。

应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。

应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上”时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语(例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。

在本文中，使用方向性表述“第一方向”、“第二方向”来描述像素排布的不同方向，例如，像素排布的横向方向和纵向方向。应该理解，这样的表示仅为示例性的描述，而不是对本公开的限制。

在本文中，如无特别说明，表述“位于同一层”一般表示的是：第一部件和第二部件可以使用相同的材料并且可以通过同一构图工艺形成。表述“A与B连接成一体”表示部件A与部件B是一体形成的，即，它们通常包括相同的材料，并且形成为一个结构上连续的整体部件。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在以下示例中主要以用作驱动晶体管的P型薄膜晶体管的情况进行描述，其他晶体管根据电路设计与驱动晶体管具有相同或不同的类型。类似地，在其他实施例中，驱动晶体管也可以被示为N型薄膜晶体管。

本公开的一些示例性实施例提供一种显示基板，所述显示基板包括：衬底基板；设置于所述衬底基板的多个像素单元，所述多个像素单元沿第一方向和第二方向成阵列布置，至少一个所述像素单元包括多个子像素，至少一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路；设置于所述衬底基板的半导体层；设置于所述半导体层靠近所述衬底基板一侧的第一导电层；设置在所述半导体层远离所述衬底基板一侧的第二导电层；和设置在所述第二导电层远离所述衬底基板一侧的像素界定层，所述像素界定层包括用于限定多个子像素的发光区的多个开口，其中，所述像素驱动电路包括感测晶体管、存储电容和电容走线，所述感测晶体管包括源极和漏极，所述存储电容包括相对设置的第一电容电极和第二电容电极，所述电容走线用于电连接所述感测晶体管的源极和漏极中的一个与所述第二电容电极；所述感测晶体管的源极和漏极位于所述第二导电层中，所述第二电容电极和所述电容走线均位于所述第一导电层中，所述电容走线包括沿第二方向延伸的电容走线主体部；以及对于同一个子像素而言，该子像素的像素驱动电路的电容走线主体部在所述衬底基板上的正投影与该子像素的发光区在所述衬底基板上的正投影间隔设置。在本公开的实施例中，通过将电容走线的大部分(例如电容走线主体部)设置在子像素的发光区之外，可以降低其对发光区发射出的光线的遮挡作用，从而可以提高发光区的光线透过率。这样，可以在不影响感测晶体管的驱动的情况下，提高显示基板的显示品质。

图1是根据本公开的实施例的显示基板的平面示意图，图14是根据本公开的一些示例性实施例的显示基板的局部平面图，其示意性示出了所述显示基板的更多具体结构。结合参照图1和图14，根据本公开的实施例的显示基板可以包括衬底基板100、设置在衬底基板100上的像素单元PX、设置在衬底基板100上的驱动单元DRU以及将像素单元PX与驱动单元DRU电连接的走线PL，所述驱动单元DRU用于驱动像素单元PX。

所述显示基板可以包括显示区域AA和非显示区域NA。显示区域AA可以是设置有显示图像的像素单元PX的区域。稍后将描述每个像素单元PX。非显示区域NA是不设置像素单元PX的区域，即可以是不显示图像的区域。用于驱动像素单元PX的驱动单元DRU以及将像素单元PX与驱动单元DRU连接的一些走线PL可以设置在非显示区域NA中。非显示区域NA与最终显示装置中的边框对应，并且边框的宽度可以根据非显示区域NA的宽度来确定。

显示区域AA可以具有各种形状。例如，显示区域AA可以以诸如包括直边的闭合形状的多边形(例如矩形)、包括曲边的圆形、椭圆形等以及包括直边和曲边的半圆形、半椭圆形等的各种形状设置。在本公开的实施例中，将显示区域AA设置为具有包括直边的四边形形状的一个区域，应该理解，这仅是本公开的示例性实施例，而不是对本公开的限制。

非显示区域NA可以设置在显示区域AA的至少一侧处。在本公开的实施例中，非显示区域NA可以围绕显示区域AA的外周。在本公开的实施例中，非显示区域NA可以包括在第一方向X上延伸的横向部分和在第二方向Y上延伸的纵向部分。

像素单元PX设置在显示区域AA中。像素单元PX是用于显示图像的最小单元，并且可以设置为多个。例如，像素单元PX可以包括发射白色光和/或彩色光的发光器件。

像素单元PX可以设置成多个，以沿着在第一方向X上延伸的行和在第一方向Y上延伸的列呈矩阵形式布置。然而，本公开的实施例不具体限制像素单元PX的布置形式，并且可以以各种形式布置像素单元PX。例如，像素单元PX可以布置为使得相对于第一方向X和第一方向Y倾斜的方向成为列方向，并且使得与列方向交叉的方向成为行方向。

一个像素单元PX可以包括多个子像素。例如，一个像素单元PX可以包括3个子像素，即第一子像素SP1、第二子像素SP2和第三子像素SP3。再例如，一个像素单元PX可以包括4个子像素，即第一子像素SP1、第二子像素SP2、第三子像素SP3和第四子像素SP4。例如，第一子像素SP1可以为红色子像素，第二子像素SP2可以为绿色子像素，第三子像素SP3可以为蓝色子像素，第四子像素SP4可以为白色子像素。

每一个子像素可以包括发光元件和用于驱动发光元件的像素驱动电路。例如，第一子像素SP1可以包括位于第一发光区SPA1中的第一发光元件和用于驱动第一发光元件的第一像素驱动电路SPC1，所述第一发光元件可以发射红色光；第二子像素SP2可以包括位于第二发光区SPA2中的第二发光元件和用于驱动第二发光元件的第二像素驱动电路SPC2，第二发光元件可以发射绿色光；第三子像素SP3可以包括位于第三发光区SPA3中的第三发光元件和用于驱动第三发光元件的第三像素驱动电路SPC3，第三发光元件可以发射蓝色光；第四子像素SP4可以包括位于第四发光区SPA4中的第四发光元件和用于驱动第四发光元件的第四像素驱动电路SPC4。

子像素的发光区可以是子像素的发光元件所在的区域。例如，在OLED显示基板中，子像素的发光元件可以包括叠层设置的第一电极(例如阳极)、发光材料层和第二电极(例如阴极)。这样，子像素的发光区可以是被夹在阳极和阴极的发光材料层的部分所对应的区域。再例如，在OLED显示基板中，所述显示基板可以包括设置在衬底基板100上的像素界定层，所述像素界定层可以包括对应于多个子像素的多个开口，所述多个开口分别限定出所述多个子像素的发光区。

子像素还包括非发光区，例如，子像素的像素驱动电路的一部分位于子像素的非发光区中。每一个子像素的发光区的面积与该子像素的整体面积(发光区和非发光区的面积之和)的比率，决定了该子像素的开口率。

OLED的发光器件(例如发光层，简称为EL层)可能在制作时的一致性不够好，例如，在用蒸镀工艺制作EL层时，由于蒸镀工艺的局限性导致制作出的各个子像素的EL层不一致，从而导致不同子像素之间的发光亮度或色度不均一。而且，随着使用时间的增长，EL层会出现不同程度的老化，也会导致各个子像素的EL层不一致，从而导致不同子像素之间的发光亮度或色度不均一。在本公开的实施例中，所述显示基板还可以包括感光电路OSC，所述感光电路OSC可以感测像素单元实际发出的光。这样，在本公开的实施例中，所述显示基板可以基于感光电路OSC感测出的像素单元实际发出的光，对各个像素单元内的子像素进行光学补偿，以提高显示基板的发光均一性。

例如，在本公开的一些示例性实施例中，每一个像素单元PX中都设置有一个测光电路OSC。每一个测光电路OSC对其位于的像素单元PX实际发出的光进行感测。

例如，在本公开的实施例中，至少两个像素单元PX可以共用一个感光电路OSC。在同一列的像素单元中，位于相邻两行的两个像素单元PX可以共用一个感光电路OSC。这样，不需要对每一个像素单元PX都设置一个感光电路，可以减少感光电路的数量，从而可以提高开口率。

在所述显示基板处于显示状态时，感光电路OSC可以感测出与它相邻的2个像素单元实际发出的光。例如，所述感光电路OSC可以至少包括光电转换元件。这样，所述感光电路OSC可以被配置为：感测与它相邻的2个像素单元实际发出的光；以及根据感测出的光，发送感测电信号。

再例如，参照图1，所述感光电路OSC可以将所述感测电信号发送至外部电路，例如显示装置的控制IC。控制IC可以根据所述感测电信号控制发送给像素单元PX的控制信号，例如，可以控制发送给各个子像素的像素驱动电路的数据信号(即data信号)。在所述数据信号的控制下，各个子像素相应地进行发光。

在图1所示的实施例中，子像素SP1、SP2、SP3、SP4并排设置，各个子像素SP1、SP2、SP3、SP4可以具有各自的数据线DL。

图2是图1中的显示基板的单个子像素的像素电路的等效电路图。图2中所示的像素驱动电路可以是上述像素驱动电路SPC1、SPC2、SPC3、SPC4中的任一个。参照图2，所述像素驱动电路可以包括驱动晶体管T1、开关晶体管T2、感测晶体管T3和存储电容Cst等多个元件。该像素驱动电路可称为3T1C结构。

需要说明的是，此处以3T1C结构为例对根据本公开实施例的显示基板包括的像素驱动电路进行说明，但是，本公开实施例的显示基板包括的像素驱动电路不局限于3T1C结构。

继续参照图2，开关晶体管T2的栅极g2与第一扫描信号线GL1电连接，开关晶体管T2的第一电极电连接至数据线DL，开关晶体管T2的第二电极电连接至驱动晶体管T1的栅极g1，例如，开关晶体管T2的第二电极和驱动晶体管T1的栅极g1可以均电连接至节点GN。开关晶体管T2用于控制来自数据线DL的电压信号向像素驱动电路的写入。

需要说明的是，每个晶体管可以包括有源层、栅极、第一电极(例如源极)和第二电极(例如漏极)。例如，所述开关晶体管T2包括栅极g2和有源层ACT2；所述驱动晶体管T1包括栅极g1和有源层ACT1；所述感测晶体管T3包括栅极g3和有源层ACT3。在本公开的实施例中，所述晶体管的有源层可以位于半导体层中，栅极可以位于设置在所述半导体层远离衬底基板的导电层中。

需要说明的是，在本文中，晶体管的第一电极可以指晶体管的源极(例如s1、s2、s3)和漏极(例如d1、d2、d3)中的一个，晶体管的第二电极可以指晶体管的源极(例如s1、s2、s3)和漏极(例如d1、d2、d3)中的另一个。

驱动晶体管T1的栅极g1电连接至节点GN，驱动晶体管T1的第一电极与第一电源信号(例如高电压电平信号VDD)电连接，驱动晶体管T1的第二电极可电连接至发光元件OLED的阳极，从而可以根据电压信号来产生驱动电流以驱动发光元件OLED发光。例如，所述发光元件OLED可以是有机发光二极管(OLED)。

存储电容Cst的两端分别电连接至驱动晶体管T1的栅极g1和漏极d1，用于存储从数据线DL输入的所述电压信号。例如，存储电容Cst的一端电连接至节点GN，存储电容Cst的另一端电连接至节点SN。例如，存储电容Cst可以包括第一电容电极Cst1和第二电容电极Cst2。存储电容Cst的第一电容电极Cst1、开关晶体管T2的第二电极(例如漏极d2)和驱动晶体管T1的栅极g1均电连接至节点GN，存储电容Cst的第二电容电极Cst2、驱动晶体管T1的第二电极(例如漏极d1)和发光元件OLED的阳极均电连接至节点SN。

感测晶体管T3的栅极g3电连接至第二扫描信号线GL2，感测晶体管T3的第一电极(例如源极s3)与感测信号线SL电连接，感测晶体管T3的第二电极(例如漏极d3)电连接至节点SN。即，存储电容Cst的第二电容电极Cst2、驱动晶体管T1的第二电极(例如漏极d1)、发光元件OLED的阳极和感测晶体管T3的第二电极(例如漏极d3)均电连接至节点SN。

发光元件OLED的阳极电连接至节点SN，发光元件OLED的阴极电连接至第二电源信号(例如低电压电平信号VSS)。电平信号VDD和VSS均为直流电压信号，用于为驱动发光元件OLED发光提供必要的电压。

图14是根据本公开的一些示例性实施例的显示基板的局部平面图，图3至图14分别是根据本公开的一些示例性实施例的显示基板的至少一个膜层的局部平面图，其中，图3示意性示出了所述显示基板的第四导电层的局部平面图，图4示意性示出了所述显示基板的第一导电层的局部平面图，图5示意性示出了所述显示基板的第一导电层和第四导电层的组合的局部平面图，图6示意性示出了所述显示基板的半导体层的局部平面图，图7示意性示出了所述显示基板的第四导电层、第一导电层和半导体层的组合的局部平面图，图8示意性示出了所述显示基板的第三导电层的局部平面图，图9示意性示出了所述显示基板的第四导电层、第一导电层、半导体层和第三导电层的组合的局部平面图，图10示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层和第一绝缘层的组合的局部平面图，图11示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层、第一绝缘层和第二绝缘层的组合的局部平面图，图12示意性示出了所述显示基板的第二导电层的局部平面图，图13示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层、第一绝缘层、第二绝缘层和第二导电层的组合的局部平面图。图14是根据本公开的一些示例性实施例的显示基板沿图13中的线AA’截取的截面图。图15A至图15D分别是根据本公开的一些示例性实施例的显示基板沿图4中的线BB’、CC’、DD’、EE’截取的截面图。图16A至图16D分别是根据本公开的一些示例性实施例的显示基板沿图13中的线FF’、GG’、HH’、II’截取的截面图，其中仅示出了第一导电层与第二导电层之间的电连接关系，而省略了其他部件。图17是根据本公开的一些示例性实施例的显示基板沿图13中的线JJ’截取的截面图。

结合参照图3至图17，所述显示基板可以包括多个导电层、一个半导体层和多个绝缘层。为了描述方便，将多个导电层分别描述为第一导电层、第二导电层、第三导电层和第四导电层。

所述显示基板可以包括：衬底基板100，设置在衬底基板100上的第四导电层40，设置在第四导电层40远离衬底基板100一侧的第三绝缘层IDL3，设置在第三绝缘层IDL3远离衬底基板100一侧的第一导电层10，设置在第一导电层10远离衬底基板100一侧的缓冲层BFL，设置在缓冲层BFL远离衬底基板100一侧的半导体层ACT，设置在半导体层ACT远离衬底基板100一侧的栅绝缘层GIL，设置在栅绝缘层GIL远离衬底基板100一侧的第三导电层30，设置在第三导电层30远离衬底基板100一侧的第一绝缘层IDL1，设置在第一绝缘层IDL1远离衬底基板100一侧的第二导电层20，设置在第二导电层20远离衬底基板100一侧的第二绝缘层IDL2，设置在第二绝缘层IDL2远离衬底基板100一侧的第一电极层300，设置在第一电极层300远离衬底基板100一侧的像素界定层PDL，设置在像素界定层PDL远离衬底基板100一侧的发光材料层EL，和设置在发光材料层EL远离衬底基板100一侧的第二电极层600。

需要说明的是，上述各个绝缘层可以包括单层结构或多个绝缘层构成的叠层结构。例如，第二绝缘层IDL2可以包括至少一个钝化层和至少一个平坦化层。绝缘层的具体结构在本公开的实施例中不做特别限制。

参照图3，其示意性示出了第四导电层40的局部平面图。第四导电层40的材料可以包括透明导电材料，例如氧化铟锡(Indium tin oxide，简称为ITO)。例如，存储电容Cst的第一电容电极Cst1或第二电容电极Cst2可以位于第一导电层10中。在本公开的实施例中，所述显示基板还可以包括用于电连接所述存储电容Cst与感测晶体管T3的电容走线5，具体地，电容走线5可以用于电连接所述存储电容Cst的第一电容电极Cst1或第二电容电极Cst2与感测晶体管T3的源极s3和漏极d3中的一个。如图3所示，电容走线5可以包括第一连接部51、第二连接部53和电容走线主体部52。电容走线主体部52沿第二方向Y延伸，所述电容走线主体部52位于所述第一连接部51和所述第二连接部53之间。所述第一连接部51与第一电容电极Cst1或所述第二电容电极Cst2连接，所述第二连接部53与所述感测晶体管T的源极s3和漏极d3中的一个电连接(将在下文中详细描述)。

在本公开的一些示例性的实施例中，对于同一个子像素而言，第一电容电极Cst1或第二电容电极Cst2和电容走线5形成为连续延伸的一体结构。例如，如图3所示，示意性示出了位于同一个像素单元的4个子像素的第四导电层40的局部平面图。对于每一个子像素而言，第一电容电极Cst1或第二电容电极Cst2具有面积比较大的块状图案，电容走线5具有长宽比比较大的条状图案，所述块状图案和所述条状图案彼此连接，从而形成连续延伸的一体结构。这样，有利于通过同一构图工艺形成位于同一层的第二电容电极和电容走线。

需要说明的是，在本文中，除非另有特别说明，表述“连续延伸的一体结构”表示位于同一层的至少2个部件连续延伸，中间没有断开，即，在所述至少2个部件中，彼此靠近的至少2个端部是彼此连接的。

对于同一个子像素而言，该子像素的像素驱动电路的第一电容电极Cst1或第二电容电极Cst2在所述衬底基板100上的正投影与该子像素的发光区在所述衬底基板100上的正投影至少部分重叠。

结合参照图4和图5，第一导电层10的材料可以包括遮光材料，例如金属材料。在本公开的实施例中，所述显示基板还可以包括位于第一导电层10中的第一导电连接部11、第二导电连接部12、第三导电连接部13和第四导电连接部14。对于同一个子像素而言，第一导电连接部11、第二导电连接部12、第三导电连接部13和第四导电连接部14间隔设置。

对于同一个子像素而言，第一导电连接部11在衬底基板100上的正投影与位于第四导电层40中的第一电容电极Cst1或第二电容电极Cst2在衬底基板100上的正投影至少部分重叠，第四导电连接部14在衬底基板100上的正投影与电容走线5在衬底基板100上的正投影至少部分重叠，例如，第四导电连接部14在衬底基板100上的正投影与电容走线5的第二连接部53在衬底基板100上的正投影至少部分重叠。第二导电连接部12和第三导电连接部13中每一个在衬底基板100上的正投影与第二电容电极Cst2和电容走线5中每一个在衬底基板100上的正投影不重叠。

在本公开的实施例中，所述显示基板包括位于所述第一导电层10中的第一导电部。所述第一导电部可以包括第一导电连接部11、第二导电连接部12、第三导电连接部13和第四导电连接部14中的至少一个。在下文中将进一步结合附图描述所述第一导电部的结构。

需要说明的是，在本公开的实施例中，所述存储电容Cst的第一电容电极Cst1或第二电容电极Cst2可以位于第一导电层10中。例如，第一导电连接部11的至少一部分可以用作第一电容电极Cst1或第二电容电极Cst2。

参照图6，其示意性示出了半导体层ACT的局部平面图。参照图7，其示意性示出了第四导电层40、第一导电层10和半导体层ACT的局部平面图。在本公开的实施例中，半导体层ACT可以包括各种类型的半导体材料，例如，非晶硅半导体材料，多晶硅半导体材料，金属氧化物半导体材料。结合参照图6和图7，在本公开的实施例中，所述显示基板还可以包括位于半导体层ACT中的第一半导体部301、第二半导体部302和第三半导体部303。所述存储电容Cst的第一电容电极Cst1或第二电容电极Cst2可以位于所述半导体层ACT中。

需要说明的是，参照图15和图17，在本公开的实施例中，所述存储电容Cst的第一电容电极Cst1和第二电容电极Cst2中的一个可以位于第一导电层10中，例如，可以为第一导电连接部11的至少一部分。所述存储电容Cst的第一电容电极Cst1和第二电容电极Cst2中的另一个可以位于第四导电层40和半导体层ACT的至少一个中，例如，第一电容电极Cst1和第二电容电极Cst2中的另一个可以包括第四导电层40中的块状图案部分，或者，第一电容电极Cst1和第二电容电极Cst2中的另一个可以包括半导体层ACT中的经导体化的一部分，或者，第一电容电极Cst1和第二电容电极Cst2中的另一个可以同时包括第四导电层40中的块状图案部分和半导体层ACT中的经导体化的一部分(例如，可以为经掺杂处理的半导体部)。

对于同一个子像素而言，所述存储电容Cst的第一电容电极Cst1在衬底基板100上的正投影与所述存储电容Cst的第二电容电极Cst2在衬底基板100上的正投影至少部分重叠，这样，第一电容电极Cst1和第二电容电极Cst2相对设置，以形成存储电容Cst。

例如，第一半导体部301对应驱动晶体管T1，第一半导体部301可以包括源极区301s、漏极区301d和沟道区301c，所述沟道区301c为所述驱动晶体管T1的沟道区，所述源极区301s和所述漏极区301d分别对应所述驱动晶体管T1的源极s1和漏极d1。应该理解，所述沟道区可以具有半导体特性，所述源极区和所述漏极区可以为经导体化处理的半导体部，例如，可以为经掺杂处理的半导体部。

例如，第二半导体部302对应开关晶体管T2，第二半导体部302可以包括源极区302s、漏极区302d和沟道区302c，所述沟道区302c为所述开关晶体管T2的沟道区，所述源极区302s和所述漏极区302d分别对应所述开关晶体管T2的源极s2和漏极d2。

例如，第三半导体部303对应感测晶体管T3，第三半导体部303可以包括源极区303s、漏极区303d和沟道区303c，所述沟道区303c为所述感测晶体管T3的沟道区，所述源极区303s和所述漏极区303d分别对应所述感测晶体管T3的源极s3和漏极d3。

在本公开的一些示例性的实施例中，对于同一个子像素而言，第一半导体部301在衬底基板100上的正投影与第一导电连接部11在衬底基板100上的正投影至少部分重叠，第一半导体部301在衬底基板100上的正投影与第一电容电极Cst1或第二电容电极Cst2在衬底基板100上的正投影至少部分重叠。例如，对于同一个子像素而言，第一半导体部301在衬底基板100上的正投影落入第一导电连接部11在衬底基板100上的正投影内，第一半导体部301在衬底基板100上的正投影落入第一电容电极Cst1或第二电容电极Cst2在衬底基板100上的正投影内。

在本公开的一些示例性的实施例中，对于同一个子像素而言，第三半导体部303在衬底基板100上的正投影与第二导电连接部12在衬底基板100上的正投影至少部分重叠，第三半导体部303在衬底基板100上的正投影与第四导电连接部14在衬底基板100上的正投影至少部分重叠。例如，对于同一个子像素而言，第三半导体部303的一端在衬底基板100上的正投影与第二导电连接部12在衬底基板100上的正投影至少部分重叠，第三半导体部303的另一端在衬底基板100上的正投影与第四导电连接部14在衬底基板100上的正投影至少部分重叠。

参照图8，其示意性示出了第三导电层30的局部平面图。参照图9，其示意性示出了第四导电层40、第一导电层10、半导体层ACT和第三导电层30的局部平面图。在本公开的实施例中，第三导电层30可以包括各种类型的栅极材料。结合参照图8和图9，在本公开的实施例中，所述显示基板还可以包括位于第三导电层30中的第一栅极导体部31、第二栅极导体部32、第一辅助走线33、第二辅助走线34和第三辅助走线35。所述显示基板还可以包括用于供给栅极扫描信号的第一扫描信号线GL1和第二扫描信号线GL2，所述第一扫描信号线GL1和所述第二扫描信号线GL2均位于所述第三导电层30中。

例如，第一栅极导体部31对应驱动晶体管T1，第一栅极导体部31在衬底基板100上的正投影与第一半导体部301(例如驱动晶体管T1的沟道区301c)在衬底基板100上的正投影至少部分重叠。第一栅极导体部31与驱动晶体管T1的沟道区301c重叠的部分形成驱动晶体管T1的栅极g1。

例如，所述第一扫描信号线GL1对应开关晶体管T2，第一扫描信号线GL1在衬底基板100上的正投影与第二半导体部302(例如开关晶体管T2的沟道区302c)在衬底基板100上的正投影至少部分重叠。第一扫描信号线GL1与开关晶体管T2的沟道区302c重叠的部分形成开关晶体管T2的栅极g2。例如，所述第一扫描信号线GL1包括沿第二方向Y突出的突出部，该突出部即为上述第二栅极导体部32。在本公开的实施例中，所述第一扫描信号线GL1在第二方向Y上位于开关晶体管T2的沟道区302c的下方，所述第一扫描信号线GL1的第二栅极导体部32沿向上的方向朝向开关晶体管T2的沟道区302c延伸。

例如，所述第二扫描信号线GL2对应感测晶体管T3，第二扫描信号线GL2在衬底基板100上的正投影与第三半导体部303(例如感测晶体管T3的沟道区303c)在衬底基板100上的正投影至少部分重叠。第二扫描信号线GL2与感测晶体管T3的沟道区303c重叠的部分形成感测晶体管T3的栅极g3。

在本公开的实施例中，所述第一扫描信号线GL1和所述第二扫描信号线GL2基本沿第一方向X延伸，第一辅助走线33、第二辅助走线34和第三辅助走线35基本沿第二方向Y延伸。

在本公开的实施例中，用于给同一行子像素的像素驱动电路供给栅极扫描信号的第一扫描信号线GL1和第二扫描信号线GL2在第二方向Y上分别位于该同一行子像素的发光区的两侧。例如，在图示的实施例中，用于给同一行子像素的像素驱动电路供给栅极扫描信号的第一扫描信号线GL1和第二扫描信号线GL2在第二方向Y上分别位于该同一行子像素的发光区的上侧和下侧。

图10示意性示出了所述显示基板的第四导电层、第一导电层、半导体层、第三导电层和第一绝缘层的组合的局部平面图，图10示意性示出了位于第一绝缘层IDL1中的一些过孔。

参照图10，所述显示基板可以包括贯穿所述第一绝缘层IDL1的第一导电过孔VH1。所述第一导电过孔VH1暴露所述第一导电连接部11的一部分。所述第一导电过孔VH1暴露所述第一导电连接部11的第一导电子部1101的至少一部分。所述第一导电过孔VH1暴露所述驱动晶体管T1的第一源极区301s或第一漏极区301d。

所述显示基板可以包括贯穿所述第一绝缘层IDL1的第二导电过孔VH2。所述第二导电过孔VH2暴露所述第二导电连接部12的一部分。所述第二导电过孔VH2暴露所述第二导电连接部12的第一导电子部1101的至少一部分。所述第二导电过孔VH2暴露所述感测晶体管T3的第三源极区303s或第三漏极区303d。

所述显示基板可以包括贯穿所述第一绝缘层IDL1的第三导电过孔VH3。所述第三导电过孔VH3暴露所述第三导电连接部13的一部分。所述第三导电过孔VH3暴露所述第三导电连接部13的第一导电子部1101的至少一部分。

所述显示基板可以包括贯穿所述第一绝缘层IDL1的第四导电过孔VH4。所述第四导电过孔VH4暴露所述第三导电连接部13的另一部分。所述第四导电过孔VH4暴露所述第四导电过孔VH4的第一导电子部1101的至少一部分。

所述显示基板可以包括贯穿所述第一绝缘层IDL1的第五导电过孔VH5。所述第五导电过孔VH5暴露所述第四导电连接部14的一部分。所述第五导电过孔VH5暴露所述第五导电过孔VH5的第一导电子部1101的至少一部分。所述第五导电过孔VH5暴露所述感测晶体管T3的第三漏极区303d或第三源极区303s。

参照图11，其示意性示出了第二导电层20的局部平面图。参照图12，其示意性示出了第四导电层40、第一导电层10、半导体层ACT、第三导电层30、第一绝缘层IDL1和第二导电层20的局部平面图。在本公开的实施例中，第二导电层20可以包括各种类型的源漏极材料。结合参照图11和图12，在本公开的实施例中，所述显示基板还可以包括位于第二导电层20中的第一电源信号线VDD、数据线DL、感测信号线SL、第一导电转接部21、第二导电转接部22、第三导电转接部23、第四导电转接部24、第五导电转接部25和第六导电转接部26。对于同一个子像素而言，第一电源信号线VDD、数据线DL、感测信号线SL、第一导电转接部21、第二导电转接部22、第四导电转接部24、第五导电转接部25和第六导电转接部26彼此间隔设置。第三导电转接部23为第一电源信号线VDD的一部分。

结合参照图3至图17，所述显示基板包括位于所述第一导电层10中的第一导电部110和位于所述第二导电层20中的第二导电部120，所述第一导电部110在所述衬底基板100上的正投影与所述第二导电部120在所述衬底基板100上的正投影至少部分重叠。

例如，所述第一导电部110可以为上述第一导电连接部11、第二导电连接部12、第三导电连接部13和第四导电连接部14中的至少一个。所述第二导电部120可以为上述第一导电转接部21、第二导电转接部22、第三导电转接部23、第四导电转接部24和第五导电转接部25中的至少一个。

所述显示基板还包括至少一个导电过孔VH，所述至少一个导电过孔至少贯穿所述第一绝缘层IDL1。例如，所述至少一个导电过孔VH可以为上述第一导电过孔VH1、第二导电过孔VH2、第三导电过孔VH3、第四导电过孔VH4和第五导电过孔VH5中的至少一个。

所述显示基板还可以包括位于所述至少一个导电过孔VH中的至少一个导电插塞1110，所述第二导电部120通过所述至少一个导电插塞1110与所述第一导电部电110电连接。关于“导电插塞”，将进一步在下文中结合附图描述。

参照图14，所述第一导电部110可以包括第一导电子部1101和第二导电子部1102，所述第一导电子部1101在所述衬底基板上的正投影与所述至少一个导电过孔VH在所述衬底基板上的正投影至少部分重叠，所述第一导电子部1101沿第三方向Z的厚度大于所述第二导电子部1102沿第三方向Z的厚度，其中，所述第三方向Z垂直于所述第一方向X和所述第二方向Y限定的平面。也就是说，第一导电子部为第一导电部对应于导电过孔的部分，第二导电子部为第一导电部除所述第一导电子部的其他部分。在本公开的实施例中，所述第一导电子部的厚度大于所述第二导电子部的厚度。

所述第一导电子部1101包括远离所述衬底基板100的第一顶面1101T，所述第二导电子部1102包括远离所述衬底基板100的第二顶面1102T，所述第一顶面1101T比所述第二顶面1102T在所述第三方向Z上更远离所述衬底基板100。

继续参照图14，所述第一导电子部1101包括突出部，所述突出部相对于所述第二导电子部的第二顶面1102T朝向所述至少一个导电过孔VH突出，所述至少一个导电插塞1110接触所述第一导电子部的第一顶面1101T的至少一部分。

所述缓冲层BFL暴露所述第一导电子部1101的至少一部分。所述缓冲层BFL覆盖所述第二导电子部1102。具体地，所述缓冲层BFL包括远离所述衬底基板100的第三顶面BFLT，所述第一导电子部1101的第一顶面1101T与所述第三顶面BFLT邻近所述第一导电子部1101的部分基本平齐。

需要说明的是，除非另有特别说明，在本文中，表述“基本平齐”表示被比较的两个对象在第三方向Z上处于同一高度，或者说处于同一水平面内；或者，被比较的两个对象在第三方向Z上存在一定的高度差，但该高度差为被比较的两个对象所属主体部件本身的厚度的±5以内。例如，在此处，第一顶面1101T与第三顶面BFLT基本平齐可以包括：第一顶面1101T与第三顶面BFLT在第三方向Z上处于同一高度，或者，第一顶面1101T与第三顶面BFLT之间的高度差为第一导电部110或缓冲层BFL本身的厚度的±5以内。

继续参照图14，所述突出部包括第一侧面11011和第二侧面11012，第一侧面11011和第二侧面11012位于所述第一顶面1101T的相对侧，所述第一顶面1101T连接第一侧面11011和第二侧面11012。所述缓冲层BFL接触且覆盖第一侧面11011和第二侧面11012以及所述第二导电部的第二顶面1102T。

所述第一导电子部1101包括靠近所述衬底基板100的第一底面1101B，所述第二导电子部1102包括靠近所述衬底基板100的第二底面1102B，所述第一底面1101B和所述第二底面1102B在所述第三方向Z上基本平齐。例如，在此处，第一底面1101B和第二底面1102B基本平齐可以包括：第一底面1101B和第二底面1102B在第三方向Z上处于同一高度，或者，第一底面1101B和第二底面1102B之间的高度差为第一导电部110或缓冲层BFL本身的厚度的±5以内。

继续参照图14，所述第二导电部120包括靠近所述衬底基板100的第三底面120B；在邻近所述至少一个导电过孔VH的位置处，所述第二导电部的第三底面120B与所述第二导电子部1102的第二顶面1102T之间沿第三方向Z间隔第一距离H1，所述至少一个导电过孔VH沿第三方向Z的深度H2小于所述第一距离H1。

参照图1至图17，在一些实施例中，所述第一导电部110可以包括位于所述第一导电层10中的第一导电连接部11。即，第一导电连接部11可以包括一个第一导电子部1101和一个第二导电子部1102。第一导电连接部11的第一导电子部1101沿第三方向Z的厚度大于第一导电连接部11的第二导电子部1102沿第三方向Z的厚度。

需要说明的是，由于第一导电连接部11为上述第一导电部110的一种具体实施方式，所以上述针对所述第一导电部的描述都可以应用于此处的第一导电连接部11中，有关第一导电连接部11的具体结构，特别是其截面结构，可以参照上文的描述。

所述第二导电部120可以包括位于所述第二导电层20中的第一导电转接部21。所述第一导电转接部21在所述衬底基板上的正投影落入所述第一导电连接部11在所述衬底基板上的正投影内。

在该实施例中，所述至少一个导电过孔VH包括第一导电过孔VH1，所述至少一个导电插塞1110包括第一导电插塞111，所述第一导电插塞111位于所述第一导电过孔VH1中。所述第一导电转接部21在所述衬底基板上的正投影与所述第一导电过孔VH1在所述衬底基板上的正投影至少部分重叠。例如，第一导电转接部21在衬底基板100上的正投影可以覆盖第一导电过孔VH1在衬底基板100上的正投影。所述第一导电过孔VH1的一部分在所述衬底基板上的正投影与所述第一导电连接部11的第一子导电部1101在所述衬底基板上的正投影至少部分重叠，所述第一导电插塞111的一端与所述第一导电连接部11的第一子导电部1101电连接，所述第一导电插塞11的另一端与所述第一导电转接部21电连接。

所述第一导电过孔VH1在所述衬底基板上的正投影与所述第一源极区301s和所述第一漏极区301d中的一个在所述衬底基板上的正投影至少部分重叠。所述第一源极区301s和所述第一漏极区301d中的一个通过所述第一导电过孔VH1与所述第一导电转接部21电连接。

通过第一导电连接部11、第一导电过孔VH1和第一导电转接部21这样的转接导电结构，可以实现驱动晶体管T1的源极s1或漏极d1与第一电容电极Cst1或第二电容电极Cst2之间的电连接。

在一些实施例中，所述第一导电部110可以包括位于所述第一导电层10中的第二导电连接部12。例如，一个第二导电连接部11可以包括2个第一导电子部1101和一个第二导电子部1102。第二导电连接部12的第一导电子部1101沿第三方向Z的厚度大于第二导电连接部12的第二导电子部1102沿第三方向Z的厚度。

需要说明的是，由于第二导电连接部12为上述第一导电部110的一种具体实施方式，所以上述针对所述第一导电部的描述都可以应用于此处的第二导电连接部12中，有关第二导电连接部12的具体结构，特别是其截面结构，可以参照上文的描述。

在本公开的实施例中，所述第二导电连接部12与所述感测信号线SL电连接。

所述第二导电转接部22在所述衬底基板上的正投影与所述第二导电连接部12在所述衬底基板上的正投影至少部分重叠。

所述至少一个导电过孔VH包括第二导电过孔VH2，所述至少一个导电插塞1110包括第二导电插塞112，所述第二导电插塞112位于所述第二导电过孔VH2中。

所述第二导电转接部22在所述衬底基板上的正投影与所述第二导电过孔VH2在所述衬底基板上的正投影至少部分重叠。

所述第二导电过孔VH2的一部分在所述衬底基板上的正投影与所述第二导电连接部12的第一子导电部1101在所述衬底基板上的正投影至少部分重叠，所述第二导电插塞112的一端与所述第二导电连接部12的第一子导电部1101电连接，所述第二导电插塞112的另一端与所述第二导电转接部22电连接。

所述第二导电过孔VH2在所述衬底基板上的正投影与所述第三源极区303s和所述第三漏极区303d中的一个在所述衬底基板上的正投影至少部分重叠。所述第三源极区303s和所述第三漏极区303d中的一个通过所述第二导电过孔VH2与所述第二导电转接部22电连接。

在一些实施例中，所述第一导电部110可以包括位于所述第一导电层10中的第三导电连接部13。例如，一个第三导电连接部13可以包括2个第一导电子部1101和一个第二导电子部1102。第三导电连接部13的第一导电子部1101沿第三方向Z的厚度大于第三导电连接部13的第二导电子部1102沿第三方向Z的厚度。

需要说明的是，由于第三导电连接部13为上述第一导电部110的一种具体实施方式，所以上述针对所述第一导电部的描述都可以应用于此处的第三导电连接部13中，有关第三导电连接部13的具体结构，特别是其截面结构，可以参照上文的描述。

在本公开的实施例中，所述第三导电连接部23为第一电源信号线VDD的一部分。所述第三导电转接部23在所述衬底基板上的正投影与所述第三导电连接部13在所述衬底基板上的正投影至少部分重叠。

所述至少一个导电过孔VH包括第三导电过孔VH3，所述至少一个导电插塞1110包括第三导电插塞113，所述第三导电插塞113位于所述第三导电过孔VH3中。

所述第一电源信号线VDD在所述衬底基板上的正投影与所述第三导电过孔VH3在所述衬底基板上的正投影至少部分重叠。

一个所述第三导电连接部13包括两个第一子导电部1101，所述第三导电过孔VH3在所述衬底基板上的正投影与所述第三导电连接部13的两个第一子导电部1101中的一个在所述衬底基板上的正投影至少部分重叠，所述第三导电插塞113的一端与所述第三导电连接部13的两个第一子导电部1101中的一个电连接，所述第三导电插塞113的另一端与所述第一电源信号线VDD电连接。

所述第四导电转接部24在所述衬底基板上的正投影与所述第三导电连接部13在所述衬底基板上的正投影至少部分重叠。

所述至少一个导电过孔VH包括第四导电过孔VH4，所述至少一个导电插塞1110包括第四导电插塞114，所述第四导电插塞114位于所述第四导电过孔VH4中。

所述第四导电转接部24在所述衬底基板上的正投影与所述第四导电过孔VH4在所述衬底基板上的正投影至少部分重叠。

所述第四导电过孔VH4在所述衬底基板上的正投影与所述第三导电连接部13的两个第一子导电部1101中的另一个在所述衬底基板上的正投影至少部分重叠，所述第四导电插塞114的一端与所述第三导电连接部13的两个第一子导电部1101中的另一个电连接，所述第四导电插塞114的另一端与所述第四导电转接部24电连接。

在一些实施例中，所述第一导电部110可以包括位于所述第一导电层10中的第四导电连接部14。例如，一个第四导电连接部14可以包括一个第一导电子部1101和一个第二导电子部1102。第四导电连接部14的第一导电子部1101沿第三方向Z的厚度大于第四导电连接部14的第二导电子部1102沿第三方向Z的厚度。

需要说明的是，由于第四导电连接部14为上述第一导电部110的一种具体实施方式，所以上述针对所述第一导电部的描述都可以应用于此处的第四导电连接部14中，有关第四导电连接部14的具体结构，特别是其截面结构，可以参照上文的描述。

在本公开的实施例中，所述第五导电转接部25在所述衬底基板上的正投影与所述第四导电连接部14在所述衬底基板上的正投影至少部分重叠。

所述至少一个导电过孔VH包括第五导电过孔VH5，所述至少一个导电插塞1110包括第五导电插塞115，所述第五导电插塞115位于所述第五导电过孔VH5中。

所述第五导电转接部25在所述衬底基板上的正投影与所述第五导电过孔VH5在所述衬底基板上的正投影至少部分重叠。

所述第五导电过孔VH5在所述衬底基板上的正投影与所述第四导电连接部14的第一子导电部1101在所述衬底基板上的正投影至少部分重叠，所述第五导电插塞115的一端与所述第四导电连接部14的第一子导电部1101电连接，所述第五导电插塞115的另一端与所述第五导电转接部25电连接。

所述第五导电过孔VH5在所述衬底基板上的正投影与所述第三源极区303s和所述第三漏极区303d中的另一个在所述衬底基板上的正投影至少部分重叠。所述第三源极区303s和所述第三漏极区303d中的另一个通过所述第五导电过孔VH5与所述第五导电转接部25电连接。

在本公开的实施例中，第五导电转接部25在衬底基板100上的正投影与第五导电过孔VH5在衬底基板100上的正投影至少部分重叠。例如，第五导电转接部25在衬底基板100上的正投影可以覆盖第五导电过孔VH5在衬底基板100上的正投影。通过第四导电连接部14、第五导电过孔VH5和第五导电转接部25这样的转接导电结构，可以实现感测晶体管T3的源极s3或漏极d3与电容走线5之间的电连接。

在本公开的实施例中，第六导电转接部26在衬底基板100上的正投影与第七过孔VH7在衬底基板100上的正投影至少部分重叠，例如，第六导电转接部26在衬底基板100上的正投影可以覆盖第七过孔VH7在衬底基板100上的正投影。通过第七过孔VH7和第六导电转接部26这样的转接导电结构，可以实现驱动晶体管T1的栅极g1与第二电容电极Cst2或第一电容电极Cst1之间的电连接。

例如，第一电源信号线VDD可以通过第八过孔VH8与驱动晶体管T1的源极区s1或漏极区d1电连接。

例如，在本公开的实施例中，对于同一个子像素而言，数据线DL在衬底基板100上的正投影与第一辅助走线33在衬底基板100上的正投影至少部分重叠，例如，数据线DL在衬底基板100上的正投影覆盖第一辅助走线33在衬底基板100上的正投影。数据线DL可以通过第十过孔VH10与第一辅助走线33电连接。例如，多个第十过孔VH10可以沿第二方向Y间隔排列，数据线DL可以通过多个间隔排列的第十过孔VH10与第一辅助走线33电连接。以此方式，可以增大数据线DL与第一辅助走线33之间的接触面积，从而减小接触电阻，降低数据线DL上的电压降。

在本公开的实施例中，对于同一个子像素而言，与用于给该子像素的像素驱动电路供给数据信号的数据线电连接的第一辅助走线33在所述衬底基板100上的正投影与该子像素的像素驱动电路的电容走线主体部52在所述衬底基板100上的正投影间隔设置。

例如，在本公开的实施例中，对于同一个子像素而言，感测信号线SL在衬底基板100上的正投影与第二辅助走线34在衬底基板100上的正投影至少部分重叠，例如，感测信号线SL在衬底基板100上的正投影覆盖第二辅助走线34在衬底基板100上的正投影。感测信号线SL可以通过第十一过孔VH11与第二辅助走线34电连接。例如，多个第十一过孔VH11可以沿第二方向Y间隔排列，感测信号线SL可以通过多个间隔排列的第十一过孔VH11与第一辅助走线33电连接。以此方式，可以增大感测信号线SL与第二辅助走线34之间的接触面积，从而减小接触电阻，降低感测信号线SL上的电压降。

例如，在本公开的实施例中，对于同一个子像素而言，第一电源信号线VDD在衬底基板100上的正投影与第三辅助走线35在衬底基板100上的正投影至少部分重叠，例如，第一电源信号线VDD在衬底基板100上的正投影覆盖第三辅助走线35在衬底基板100上的正投影。第一电源信号线VDD可以通过第十二过孔VH12与第三辅助走线35电连接。例如，多个第十二过孔VH12可以沿第二方向Y间隔排列，第一电源信号线VDD可以通过多个间隔排列的第十二过孔VH12与第一辅助走线33电连接。以此方式，可以增大第一电源信号线VDD与第一辅助走线33之间的接触面积，从而减小接触电阻，降低第一电源信号线VDD上的电压降。

例如，数据线DL可以通过第九过孔VH9与开关晶体管T2的源极区s2或漏极区d2电连接。

在本公开的实施例中，在位于同一行的相邻两个子像素之间设置有2个所述数据线DL，例如，所述位于同一行的相邻两个子像素包括第一子像素SP1和第二子像素SP2，所述2个所述数据线包括第一数据线DL1和第二数据线DL2。

所述第一数据线DL1用于给所述第一子像素SP1供给数据信号，用于给所述第一子像素的像素驱动电路供给数据信号的数据线DL1的数据线主体部在所述衬底基板上的正投影与所述第一子像素的像素驱动电路的电容走线主体部52在所述衬底基板上的正投影间隔设置。

所述第二数据线DL2用于给所述第二子像素SP2供给数据信号，用于给所述第二子像素的像素驱动电路供给数据信号的数据线DL2的数据线主体部在所述衬底基板上的正投影与所述第二子像素的像素驱动电路的电容走线主体部52在所述衬底基板上的正投影间隔设置。

例如，所述感测信号线SL包括沿第二方向Y延伸的第一部分SL1和沿第一方向X延伸的第二部分SL2。在第一方向X上，所述第二子像素SP2邻近所述感测信号线SL，所述第一子像素SP1位于所述第二子像素SP2远离所述感测信号线SL的一侧。

例如，所述第二导电连接部12的一端通过第二导电过孔VH2与所述第一子像素SP1的像素驱动电路的感测晶体管T3的源极s3和漏极d3中的另一个电连接，所述第二导电连接部12的另一端通过第六过孔VH6与所述第二子像素SP2的像素驱动电路的感测晶体管T3的源极s3和漏极d3中的另一个电连接。

所述感测信号线的第二部分SL2通过第六过孔VH6与所述第二导电连接部12的另一端以及所述第二子像素SP2的像素驱动电路的感测晶体管T3的源极s3和漏极d3中的另一个电连接。以此方式，可以将感测信号线SL供给的感测信号输送给一个像素单元的各个子像素。

例如，第一电源信号线VDD位于第一子像素SP1远离第二子像素SP2的一侧。第一电源信号线VDD可以通过第三导电过孔VH3、第三导电连接部13、第四导电过孔VH4、第四导电转接部24与驱动晶体管T1的源极s1或漏极d1电连接。

在本公开的实施例中，参照图14和图17，像素界定层PDL包括用于限定多个子像素的发光区SPA1、SPA2、SPA3、SPA4的多个开口80。

本公开的实施例还提供一种显示装置，该显示装置可以包括上述显示基板。所述显示装置可以包括但不限于：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。应该理解，该显示装置具有与前述实施例提供的显示基板相同的有益效果。

虽然本公开总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (22)

1.一种显示基板，其特征在于，所述显示基板包括：

衬底基板；

设置于所述衬底基板的多个像素单元，所述多个像素单元沿第一方向和第二方向成阵列布置，至少一个所述像素单元包括多个子像素，至少一个子像素包括发光元件和用于驱动所述发光元件的像素驱动电路，其中，所述第一方向和所述第二方向相交；

设置于所述衬底基板的第一导电层；

设置于所述第一导电层远离所述衬底基板一侧的缓冲层；

设置于所述缓冲层远离所述衬底基板一侧的半导体层；

设置于所述半导体层远离所述衬底基板一侧的第一绝缘层；和

设置于所述第一绝缘层远离所述衬底基板一侧的第二导电层，

其中，所述像素驱动电路包括至少一个晶体管和存储电容，所述至少一个晶体管包括源极和漏极，所述存储电容包括相对设置的第一电容电极和第二电容电极，所述第一电容电极和所述第二电容电极中的一个位于所述第一导电层中，所述至少一个晶体管的源极和漏极位于所述第二导电层中；

所述显示基板包括位于所述第一导电层中的第一导电部和位于所述第二导电层中的第二导电部，所述第一导电部在所述衬底基板上的正投影与所述第二导电部在所述衬底基板上的正投影至少部分重叠；

所述显示基板还包括至少一个导电过孔和位于所述至少一个导电过孔中的至少一个导电插塞，所述至少一个导电过孔至少贯穿所述第一绝缘层，所述第二导电部通过所述至少一个导电插塞与所述第一导电部电连接；以及

所述第一导电部包括第一导电子部和第二导电子部，所述第一导电子部在所述衬底基板上的正投影与所述至少一个导电过孔在所述衬底基板上的正投影至少部分重叠，所述第一导电子部沿第三方向的厚度大于所述第二导电子部沿第三方向的厚度，其中，所述第三方向垂直于所述第一方向和所述第二方向限定的平面。

2.根据权利要求1所述的显示基板，其中，所述第一导电子部包括远离所述衬底基板的第一顶面，所述第二导电子部包括远离所述衬底基板的第二顶面，所述第一顶面比所述第二顶面在所述第三方向上更远离所述衬底基板。

3.根据权利要求2所述的显示基板，其中，所述第一导电子部包括突出部，所述突出部相对于所述第二导电子部的第二顶面朝向所述至少一个导电过孔突出，所述至少一个导电插塞接触所述第一导电子部的第一顶面的至少一部分。

4.根据权利要求1-3中任一项所述的显示基板，其中，所述缓冲层暴露所述第一导电子部的至少一部分；和/或，所述缓冲层覆盖所述第二导电子部。

5.根据权利要求2或3所述的显示基板，其中，所述缓冲层包括远离所述衬底基板的第三顶面，所述第一导电子部的第一顶面与所述第三顶面邻近所述第一导电子部的部分基本平齐。

6.根据权利要求3所述的显示基板，其中，所述突出部包括第一侧面和第二侧面，所述第一侧面和所述第二侧面位于所述第一顶面的相对侧，所述第一顶面连接所述第一侧面和所述第二侧面；以及

所述缓冲层接触且覆盖所述第二导电部的第二顶面、所述第一侧面和所述第二侧面。

7.根据权利要求5所述的显示基板，其中，所述第一导电子部包括靠近所述衬底基板的第一底面，所述第二导电子部包括靠近所述衬底基板的第二底面，所述第一底面和所述第二底面在所述第三方向上基本平齐。

8.根据权利要求7所述的显示基板，其中，所述第二导电部包括靠近所述衬底基板的第三底面；在邻近所述至少一个导电过孔的位置处，所述第二导电部的第三底面与所述第二导电子部的第二顶面之间沿第三方向间隔第一距离，所述至少一个导电过孔沿第三方向的深度小于所述第一距离。

9.根据权利要求1-3中任一项所述的显示基板，其中，所述第一导电部包括位于所述第一导电层中的第一导电连接部，所述第一导电连接部的至少一部分用作所述第二电容电极；

所述第二导电部包括位于所述第二导电层中的第一导电转接部；以及

所述第一导电转接部在所述衬底基板上的正投影落入所述第一导电连接部在所述衬底基板上的正投影内。

10.根据权利要求9所述的显示基板，其中，所述至少一个导电过孔包括第一导电过孔，所述至少一个导电插塞包括第一导电插塞，所述第一导电插塞位于所述第一导电过孔中；

所述第一导电转接部在所述衬底基板上的正投影与所述第一导电过孔在所述衬底基板上的正投影至少部分重叠；以及

所述第一导电过孔的一部分在所述衬底基板上的正投影与所述第一导电连接部的第一子导电部在所述衬底基板上的正投影至少部分重叠，所述第一导电插塞的一端与所述第一导电连接部的第一子导电部电连接，所述第一导电插塞的另一端与所述第一导电转接部电连接。

11.根据权利要求10所述的显示基板，其中，所述至少一个晶体管包括驱动晶体管，所述驱动晶体管包括沟道区；

所述显示基板还包括位于所述半导体层中的第一半导体部，所述第一半导体部包括第一源极区、第一漏极区和所述驱动晶体管的沟道区，所述第一源极区和所述第一漏极区分别位于所述驱动晶体管的沟道区的两侧；

所述第一导电过孔在所述衬底基板上的正投影与所述第一源极区和所述第一漏极区中的一个在所述衬底基板上的正投影至少部分重叠；以及

所述第一源极区和所述第一漏极区中的一个通过所述第一导电过孔与所述第一导电转接部电连接。

12.根据权利要求11所述的显示基板，其中，所述第一导电部包括位于所述第一导电层中的第二导电连接部，所述显示基板还包括感测信号线，所述第二导电连接部与所述感测信号线电连接；

所述第二导电部包括位于所述第二导电层中的第二导电转接部；以及

所述第二导电转接部在所述衬底基板上的正投影与所述第二导电连接部在所述衬底基板上的正投影至少部分重叠。

13.根据权利要求12所述的显示基板，其中，所述至少一个导电过孔包括第二导电过孔，所述至少一个导电插塞包括第二导电插塞，所述第二导电插塞位于所述第二导电过孔中；

所述第二导电转接部在所述衬底基板上的正投影与所述第二导电过孔在所述衬底基板上的正投影至少部分重叠；以及

所述第二导电过孔的一部分在所述衬底基板上的正投影与所述第二导电连接部的第一子导电部在所述衬底基板上的正投影至少部分重叠，所述第二导电插塞的一端与所述第二导电连接部的第一子导电部电连接，所述第二导电插塞的另一端与所述第二导电转接部电连接。

14.根据权利要求13所述的显示基板，其中，所述至少一个晶体管包括感测晶体管，所述感测晶体管包括沟道区；

所述显示基板还包括位于所述半导体层中的第三半导体部，所述第三半导体部包括第三源极区、第三漏极区和所述感测晶体管的沟道区，所述第三源极区和所述第三漏极区分别位于所述感测晶体管的沟道区的两侧；

所述第二导电过孔在所述衬底基板上的正投影与所述第三源极区和所述第三漏极区中的一个在所述衬底基板上的正投影至少部分重叠；以及

所述第三源极区和所述第三漏极区中的一个通过所述第二导电过孔与所述第二导电转接部电连接。

15.根据权利要求14所述的显示基板，其中，所述第一导电部包括位于所述第一导电层中的第三导电连接部；

所述第二导电部包括位于所述第二导电层中的第三导电转接部，所述显示基板包括位于所述第二导电层中的第一电源信号线，所述第三导电连接部为第一电源信号线的一部分；以及

所述第三导电转接部在所述衬底基板上的正投影与所述第三导电连接部在所述衬底基板上的正投影至少部分重叠。

16.根据权利要求15所述的显示基板，其中，所述至少一个导电过孔包括第三导电过孔，所述至少一个导电插塞包括第三导电插塞，所述第三导电插塞位于所述第三导电过孔中；

所述第一电源信号线在所述衬底基板上的正投影与所述第三导电过孔在所述衬底基板上的正投影至少部分重叠；以及

所述第三导电连接部包括两个第一子导电部，所述第三导电过孔在所述衬底基板上的正投影与所述第三导电连接部的两个第一子导电部中的一个在所述衬底基板上的正投影至少部分重叠，所述第三导电插塞的一端与所述第三导电连接部的两个第一子导电部中的一个电连接，所述第三导电插塞的另一端与所述第一电源信号线电连接。

17.根据权利要求16所述的显示基板，其中，所述第二导电部还包括位于所述第二导电层中的第四导电转接部；以及

所述第四导电转接部在所述衬底基板上的正投影与所述第三导电连接部在所述衬底基板上的正投影至少部分重叠。

18.根据权利要求17所述的显示基板，其中，所述至少一个导电过孔包括第四导电过孔，所述至少一个导电插塞包括第四导电插塞，所述第四导电插塞位于所述第四导电过孔中；

所述第四导电转接部在所述衬底基板上的正投影与所述第四导电过孔在所述衬底基板上的正投影至少部分重叠；以及

所述第四导电过孔在所述衬底基板上的正投影与所述第三导电连接部的两个第一子导电部中的另一个在所述衬底基板上的正投影至少部分重叠，所述第四导电插塞的一端与所述第三导电连接部的两个第一子导电部中的另一个电连接，所述第四导电插塞的另一端与所述第四导电转接部电连接。

19.根据权利要求18所述的显示基板，其中，所述第一导电部包括位于所述第一导电层中的第四导电连接部；

所述第二导电部包括位于所述第二导电层中的第五导电转接部；以及

所述第五导电转接部在所述衬底基板上的正投影与所述第四导电连接部在所述衬底基板上的正投影至少部分重叠。

20.根据权利要求19所述的显示基板，其中，所述至少一个导电过孔包括第五导电过孔，所述至少一个导电插塞包括第五导电插塞，所述第五导电插塞位于所述第五导电过孔中；

所述第五导电转接部在所述衬底基板上的正投影与所述第五导电过孔在所述衬底基板上的正投影至少部分重叠；以及

所述第五导电过孔在所述衬底基板上的正投影与所述第四导电连接部的第一子导电部在所述衬底基板上的正投影至少部分重叠，所述第五导电插塞的一端与所述第四导电连接部的第一子导电部电连接，所述第五导电插塞的另一端与所述第五导电转接部电连接。

21.根据权利要求20所述的显示基板，其中，所述第五导电过孔在所述衬底基板上的正投影与所述第三源极区和所述第三漏极区中的另一个在所述衬底基板上的正投影至少部分重叠；以及

所述第三源极区和所述第三漏极区中的另一个通过所述第五导电过孔与所述第五导电转接部电连接。

22.一种显示装置，其特征在于，所述显示装置包括根据权利要求1至21中任一项所述的显示基板。

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