CN216772820U - 三维nand存储器 - Google Patents

Abstract

本发明公开了三维NAND存储器，具体涉及半导体领域，包括若干个存储单元层以及与其通过TSVs连接的逻辑控制层，相邻存储单元层两两之间设置有冗余共享结构，其能够使相邻存储单元层可共享二者自身的冗余。本发明三维NAND存储器，通过在各个相邻存储单元层之间通过TSVs连接，避免了现有技术中将存储器每一层都连接到其他任意层的TSVs上，进而避免了导致TSVs数量较多，硬件开销变大的，故障发生率高的问题；同时利用合理的堆叠方法，本发明既能够有效利用各层冗余单元替换故障单元，又能够大幅减少TSVs数量，降低了存储器设计成本与故障发生率，提高了三维NAND存储器的成品率。

Description

三维NAND存储器

技术领域

本发明涉及半导体技术领域，更具体地说，本发明涉及三维NAND存储器。

背景技术

三维集成电路将二维电路平面设计的思想，拓展到了三维立体空间之上，解决了二维集成电路所遇到的各种问题。三维集成电路采用垂直堆叠的方式集成芯片***，单位面积上器件数目大幅度提升，解决了二维集成电路面临的器件面积过大的问题；采用TSVs垂直互连各层芯片的三维堆叠集成电路，互连线直接在垂直方向上连接各层电路，大大缩短了集成电路内部互连线的长度，降低了数据传输延迟，减少了互连线上热量的产生，一定程度上降低了***功耗。三维NAND存储器结构如图1所示。在其多层结构中，一般最下层为逻辑控制层，主要包含地址总线、数据总线和控制总线以及内建自测试单元、地址重映射单元等。除最底层外，其余层均为存储单元层。存储层中包含存储单元、冗余单元以及其他实现数据读写的***电路，在检测到故障单元时通过冗余单元对其进行替换。但现有的将存储器每一层都连接到其他任意层的TSVs上，导致TSVs 数量较多，硬件开销变大的同时，一定程度上提高了芯片设计成本与故障发生率。

发明内容

为了克服现有技术的上述缺陷，本发明的实施例提供三维NAND存储器，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

三维NAND存储器，包括若干个存储单元层以及与其通过TSVs连接的逻辑控制层，相邻存储单元层两两之间设置有冗余共享结构，其能够使相邻存储单元层可共享二者自身的冗余。

在一个优选的实施方式中，所述逻辑控制层包括内建自测试电路、内建冗余分析电路、相邻冗余分析电路与编码器电路：

所述内建自测试电路，用于测试存储单元是否有故障；

所述内建冗余分析电路，用于记录内建自测试电路得到的故障单元，并将其分配给自身行列冗余单元；

所述相邻冗余分析电路，根据内建冗余分析电路的记录信息和经过行列冗余修复后的故障单元故障信息，给有仍有故障的故障单元分配相邻存储单元层上的冗余单元；

所述编码器电路，用于解码相邻冗余分析电路发出的触发信号，选择合适的冗余单元。

在一个优选的实施方式中，所述存储单元层均与其相邻的两个存储单元层通过TSVs连接，所述冗余共享结构包括若干条TSVs线路，所述TSVs线路均与其相邻两层存储单元层上的编码器线路相连。

在一个优选的实施方式中，所述逻辑控制层置于存储器最底层。

在一个优选的实施方式中，所述TSVs线路将每层芯片垂直互联。

本发明的技术效果和优点：

本发明三维NAND存储器，通过在各个相邻存储单元层之间通过TSVs连接，避免了现有技术中将存储器每一层都连接到其他任意层的TSVs上，进而避免了导致TSVs数量较多，硬件开销变大的，故障发生率高的问题；同时利用合理的堆叠方法，本发明既能够有效利用各层冗余单元替换故障单元，又能够大幅减少TSVs数量，降低了存储器设计成本与故障发生率，提高了三维NAND存储器的成品率。

附图说明

图1为现有三维NAND存储器的结构示意图；

图2为本发明三维NAND存储器的结构示意图；

图3为本发明逻辑控制层的结构示意图；

图4为本发明存储单元层各层连接示意图；

图5位本发明图4中A处放大图；

附图标记为：10—存储单元层、20—逻辑控制层、30—冗余共享结构、21 —内建自测试电路、22—内建冗余分析电路、23—相邻冗余分析电路、24—编码器电路。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

如图2、图3所示，本发明三维NAND存储器，包括若干个存储单元层10以及与其通过TSVs连接的逻辑控制层20，相邻存储单元层10之间设置有冗余共享结构30，其能够使相邻存储单元层10可共享二者自身的冗余。这样设置将相邻的存储单元层10两两结对，通过TSVs建立数据连接，实现冗余共享，一定程度上有效地调动利用了各层之间的冗余单元，大大减少了TSVs的数量，降低了成本开销。

作为进一步的优化改进，在此，我们将逻辑控制层20内部结构具体细化一下，如图3所示，所述逻辑控制层20包括内建自测试电路21、内建冗余分析电路22、相邻冗余分析电路23与编码器电路24；所述内建自测试电路21用于测试存储单元是否有故障；所述内建冗余分析电路22用于记录内建自测试电路21 得到的故障单元，并将其分配给自身行列冗余单元；所述相邻冗余分析电路23 根据内建冗余分析电路22的记录信息和经过行列冗余修复后的故障单元故障信息，给有仍有故障的故障单元分配相邻存储单元层10上的冗余单元；所述编码器电路24用于解码相邻冗余分析电路23发出的触发信号，选择合适的冗余单元。

作为进一步的优化改进，在此，我们将本发明若干个存储单元层10之间的冗余共享结构30具体细化一下，实施例1中介绍了相邻存储单元层10之间设置有冗余共享结构30，但该结构只考虑相邻层两层之间的冗余单元共享，由于该结构每层冗余最多只能被该层和相邻的一层利用，导致其利用率不高，依旧会造成一定程度上的冗余浪费，降低了芯片的修复率和整体的成品率。因此，如图4、图5所示，我们将每一块存储单元层10均与其相邻的存储单元层10通过TSVs连接。即所述冗余共享结构30包括若干条TSVs线路，所述TSVs线路均与其相邻两层存储单元层10上的编码器线路相连。这样设置，位于中间层的存储单元层10能够利用其自身以及相邻两层存储单元层10的冗余，最外侧两层存储单元层10也能够利用与之相邻的存储单元层10的冗余，进而既能够有效利用各层冗余单元替换故障单元，又能够大幅减少TSVs数量，降低了存储器设计成本与故障发生率，提高了三维NAND存储器的成品率。

作为进一步的优化改进，所述逻辑控制层20置于存储器最底层，这样方便对各块存储单元层10进行控制。

作为进一步的优化改进，所述TSVs线路将每层芯片垂直互联。这样设置，大大降低了芯片内部线长，降低了数据传输延迟，同时也减少了线材发热，降低了功耗。

实施例2

为了完善本发明三维NAND存储器结构，本发明提供了一种三维NAND存储器芯片堆叠方法，其用于上述实施例1中三维NAND存储器的堆叠，由于本发明未采用将存储器每一层都连接到其他任意层的TSVs上，因此，需要考虑相邻存储单元层10之间是否有足够冗余单元供故障单元替换。因此，我们需要对存储单元层10进行筛选以及对其排列方式进行规划。具体步骤如下：

S1，剔除自身故障单元大于三倍每层存储单元层10冗余单元数的存储单元层；首先我们在进行三维NAND存储器的绑定前首先要剔除不可被修复的存储块。由于每一层存储块能连接并利用的冗余单元有限，若修复自身所需要的冗余数大于该存储块所能利用的所有冗余数目，则可以认为此存储块不可修复。本发明的三维NAND存储器冗余共享结构30中，除最底层和最高层存储块外，其余各层均能利用自身和上下相邻两层冗余来修复自身故障。若设每个存储块有R 个冗余，则在三维堆叠存储器结构中，一个存储块最多可以使用3R个冗余。因此，当某一存储块进行故障修复时所需要的冗余量超过3R，则此存储块是不可被修复的，需要剔除。

S2，挑选故障数最少的两层存储单元层10作为存储器最外侧两层；由于最外侧两层只能与之相邻的一层进行冗余共享，因此，挑选故障数最少的两层设置，能够避免其冗余单元不够用。

S3，将余下的存储单元层10分为N个三层存储单元层10结构；剩下的存储单元层10由于S1剔除过不可修复的存储单元层，可以随机每三个为一组进行分配。

S4，将每个三层存储单元层10结构中故障单元数最少的存储单元层10置于三层结构的中间层；

S5，将每个三层存储单元层10结构依次叠放在存储器最外侧两层之间。这样设置，能够保证每个相对较多的故障单元的存储单元层10均能与相对较少故障单元的两个存储单元层10进行冗余共享，进一步保证了故障替换率。

作为进一步优化改进，当S3中余下的存储单元层10不能恰巧三个为一组分配时，余下的一或两个存储单元层10可以随意分配在两端，不会影响替换率。

最后应说明的几点是：首先，在本申请的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变，则相对位置关系可能发生改变；

其次：本发明公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计，在不冲突情况下，本发明同一实施例及不同实施例可以相互组合；

最后：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.三维NAND存储器，包括若干个存储单元层(10)以及与其通过TSVs连接的逻辑控制层(20)，其特征在于：相邻存储单元层(10)两两之间设置有冗余共享结构(30)，其能够使相邻存储单元层(10)可共享二者自身的冗余。

2.根据权利要求1所述的三维NAND存储器，其特征在于：所述逻辑控制层(20)包括内建自测试电路(21)、内建冗余分析电路(22)、相邻冗余分析电路(23)与编码器电路(24)；

所述内建自测试电路(21)，用于测试存储单元是否有故障；

所述内建冗余分析电路(22)，用于记录内建自测试电路(21)得到的故障单元，并将其分配给自身行列冗余单元；

所述相邻冗余分析电路(23)，根据内建冗余分析电路(22)的记录信息和经过行列冗余修复后的故障单元故障信息，给有仍有故障的故障单元分配相邻存储单元层(10)上的冗余单元；

所述编码器电路(24)，用于解码相邻冗余分析电路(23)发出的触发信号，选择冗余单元。

3.根据权利要求1所述的三维NAND存储器，其特征在于：所述存储单元层(10)均与其相邻的两个存储单元层(10)通过TSVs连接，所述冗余共享结构(30)包括若干条TSVs线路，所述TSVs线路均与其相邻两层存储单元层(10)上的编码器线路相连。

4.根据权利要求1所述的三维NAND存储器，其特征在于：所述逻辑控制层(20)置于存储器最底层。

5.根据权利要求1所述的三维NAND存储器，其特征在于：所述TSVs线路将每层芯片垂直互联。

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