CN216528901U - 半导体器件及其封装结构 - Google Patents

Abstract

公开了一种半导体器件及其封装，包括半导体衬底、外延层、位于外延层中的隔离区、栅区、源区、漏区以及第一电极和第二电极；第一电极位于半导体器件的上表面上，与漏区电连接；第二电极位于半导体衬底的第二表面上，经由半导体衬底、隔离区与栅区和源区电连接。该半导体器件将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求。本实用新型还提供一种半导体器件的封装结构，在第二支架的支撑部上设置凹槽以固定与芯片上表面电连接的第三支架，对第三支架起到限位作用，并且防止第三支架在塑封体的作用力下发生移动，从而确保第三支架与半导体器件之间保持有效电连接。

Description

半导体器件及其封装结构

技术领域

本实用新型涉及半导体制造技术领域，特别涉及一种半导体器件及其封装结构。

背景技术

恒流二极管(CRD，Current Regulative Diode)是一种半导体恒流器件，是用两端结型场效应管(JFET)作为恒流源代替普通的由晶体管、稳压管和电阻等多个元件组成的恒流源，可以在一定的工作范围内保持一个恒定的电流值，其正向工作时为恒流输出，输出电流在几毫安到几十毫安之间，可直接驱动负载，具有电路结构简单，器件体积小、可靠性高等优点，因此得到了非常广泛的应用。尤其是随着仪器仪表、自动控制、载波通讯、航天卫星等技术领域的持续发展，恒流二极管的市场需求不断扩大。

图1示出现有技术中恒流二极管的俯视图；图2示出图1沿AA’线的截面图。如图1和图2所示，所述恒流二极管包括衬底1、外延层2、隔离区3、栅极区4、源区5、漏区6、氧化层7、源电极8、漏电极9以及位于所述源电极和漏电极上方的钝化层10。氧化层7上还设置有第一接触孔11、第二接触孔12和第三接触孔13。栅极区4和源区5通过第一接触孔11、第二接触孔12和源电极8相连，漏区6通过第三接触孔13和漏电极9相连；隔离区3穿透外延层2与衬底1相连，其中，恒流二极管通过将栅极区4和源区5短接实现恒流特性。

这种布局形式，其源电极8和漏电极9均布置在芯片的同一表面上，从而难以满足不同封装形式的需求，例如SOD(Small Outline Diode)封装形式。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种半导体器件，将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求。

根据本实用新型的第一方面，提供一种半导体器件，包括：半导体衬底，具有第一掺杂类型；外延层，位于所述半导体衬底的第一表面上，具有第二掺杂类型，第一掺杂类型与第二掺杂类型相反；隔离区，位于外延层中并围绕有源区设置，具有第一掺杂类型；栅区，自外延层表面延伸至外延层中，具有第一掺杂类型；源区，自外延层表面延伸至外延层中，具有第二掺杂类型；漏区，自外延层表面延伸至外延层中，具有第二掺杂类型；第一电极，位于所述半导体器件的上表面，与所述漏区电连接；第二电极，位于所述半导体衬底的第二表面，经由半导体衬底、隔离区与所述栅区和源区电连接。

优选地，所述半导体器件还包括：彼此隔离的第一布线区和第二布线区，其中，所述第一布线区用于将漏区与第一电极电连接；所述第二布线区用于将所述栅区和源区以及隔离区电连接。

优选地，所述第一布线区和所述第二布线区呈梳齿状交错设置。

优选地，所述第一布线区和所述第二布线区的材料为铝；和/或，所述第一电极和第二电极的材料为钛镍银合金。

优选地，所述半导体器件还包括：氧化层，位于所述外延层上，覆盖部分所述栅区、部分源区、部分隔离区以及部分漏区；钝化层，位于所述第一布线区和第二布线区上，覆盖部分第一布线区以及覆盖第二布线区；其中，所述氧化层中设有第一接触孔、第二接触孔和第三接触孔，第一布线区经由第一接触孔与所述漏区接触；第二布线区经由第二接触孔与所述源区接触，以及经由第三接触孔与所述栅区、隔离区接触；所述钝化层至少包括一个开口，所述第一电极经由所述开口与所述第一布线区接触。

优选地，第一电极的尺寸为150～450μm。

根据本实用新型的另一方面，提供一种半导体器件的封装结构，包括：塑封体；引线框架，部分引线框架位于所述塑封体内；上述所述的半导体器件，位于所述塑封体内；其中，所述半导体器件的第一电极和第二电极经由所述引线框架引出至塑封体外。

优选地，所述引线框架包括第一支架、第二支架以及第三支架；第一支架包括第一基岛和第一引脚，第一基岛和第一引脚形成Z字形结构；第二支架包括支撑部和第二引脚，所述支撑部和所述第二引脚形成Z字形结构，所述支撑部上设置有凹槽；第三支架包括第三基岛和连接部，所述连接部呈L形，所述连接部的一端与第三基岛相连，另一端固定于所述支撑部的凹槽内；位于半导体器件上表面上的第一电极与第三基岛固定电连接，位于半导体器件下表面上的第二电极与第一基岛固定电连接。

优选地，所述第一引脚和所述第一基岛连接处具有第一弯折部，所述第一基岛与所述第一弯折部的夹角为钝角；所述第二引脚和所述支撑部连接处具有第二弯折部，所述支撑部与所述第二弯折部的夹角为钝角。

优选地，所述支撑部远离第二引脚的一端向上弯折形成第三弯折部，所述第三弯折部与所述支撑部的夹角为钝角。

本实用新型实施例提供的半导体器件，将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求，例如SOD封装。

进一步地，第一电极和第二电极采用钛镍银合金材料，一方面能够提高半导体器件的导电性能，另一方面能够满足后续封装要求。

进一步地，第一电极经由第一布线区与漏区相连。第一布线区的材料为金属铝，其导电性能好且工艺成熟。

进一步地，所述半导体器件还包括位于外延层上的第二布线区，第二布线区用于将所述栅区、源区和隔离区电连接，从而使所述栅区和所述源区经由隔离区和半导体衬底与位于半导体器件下表面上的第二电极电连接。第二布线区的材料为金属铝。

进一步地，第一电极设置在半导体器件上表面的中央，第一布线区与第二布线区呈梳齿状交错设置，可以提高电流的输出效率。

本实用新型实施例提供的半导体器件的封装结构，在第二支架的支撑部上设置凹槽以固定与半导体器件上表面焊接的第三支架，对第三支架起到限位作用，并且防止第三支架在塑封体的作用力下发生移动，从而确保第三支架与半导体器件之间保持有效电连接。

进一步地，支撑部的一端向上延伸形成第三弯折部，可以避免第三支架焊接在凹槽时焊料溢出造成短路，以及避免后续封装过程中因焊料存留而造成短路。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1为现有技术中恒流二极管的俯视示意图；

图2为现有技术中恒流二极管的截面示意图；

图3示出本实用新型实施例提供的半导体器件的俯视示意图；

图4示出本实用新型实施例提供的半导体器件的截面示意图；

图5示出本实用新型实施例提供的半导体器件封装结构的剖视图。

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，为了方便展示，部分已知的结构进行了简化处理或者省略。

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。

图3示出本实用新型实施例提供的半导体器件的俯视图；图4示出本实用新型实施例提供的半导体器件的截面示意图。如图3和图4所示，所述半导体器件200包括衬底201、外延层210、隔离区220、栅区230、源区240、漏区250、氧化层202、钝化层203、第一电极281、第二电极282、以及划片区204。

其中，第一电极281从半导体器件200的上表面引出，第二电极282从半导体器件200的下表面(即半导体衬底201的第二表面)引出。

外延层210位于半导体衬底201的第一表面上。隔离区220自外延层210表面延伸至半导体衬底201的第一表面，并围绕有源区设置。

栅区230、源区240、漏区250位于有源区中，并自外延层210表面延伸至外延层210中，且彼此之间被外延层210分隔。更优选地，隔离区220与栅区230接触从而减少半导体器件的面积。

在本实施例中，半导体衬底201、隔离区220、栅区230为第一掺杂类型，外延层210、源区240和漏区250为第二掺杂类型。

氧化层202位于外延层210上。氧化层202的材料包括二氧化硅。

所述半导体器件200还包括贯穿所述氧化层202的第一接触孔261、第二接触孔262以及第三接触孔263，其中，第一接触孔261暴露出部分漏区250；第二接触孔262暴露出部分源区240；第三接触孔263暴露出至少部分隔离区220以及相邻的至少部分栅区230。

所述半导体器件200还包括位于氧化层202上的布线层，该布线层包括第一布线区271和第二布线区272，第一布线区271和第二布线区272彼此隔开。其中，第一布线区271经由第一接触孔261与漏区250接触。第二布线区272经由第二接触孔262与源区240接触，并经由第三接触孔263与栅区230和隔离区220接触，从而将栅区230和源区240短接并与隔离区220电连接。第二布线区272和隔离区220形成电导通路径，使栅区230和源区240经由电导通路径、半导体衬底201与第二电极282电连接。

钝化层203覆盖部分第一布线区271以及完全覆盖第二布线区272。钝化层203将第二布线区272和第一布线区271隔离开。钝化层203的材料包括氮化硅。钝化层203中设有至少一个开口，使第一电极281能够经由开口与第一布线区271接触，实现电连接。

第一电极281与第一布线区271电连接。第一电极281设置在芯片上表面的中央区域，第一布线区271对称分布在第一电极281两侧，第一电极281在不影响有源区的情况下尺寸应尽可能大，例如150～450μm。

在一种可实现的方式中，第一布线区271的布线线路包括一条沿第二方向(图中Y方向)的布线271a、多条沿第一方向(X方向)的布线271b以及位于半导体器件中央的电极块271c(PAD)，每条布线271b上设置一条同向延伸的接触孔。其中，第一方向与第二方向垂直。第二布线区272的布线线路包括一条布线272a和多条布线272b，多条布线272b沿第一方向延伸且相互平行，布线272a沿第二方向延伸，多条布线272b和布线272a垂直相交，每条布线272b上设置有多条同向延伸的接触孔，布线272a上设置有至少一条同向延伸的接触孔。第一布线区271的多条布线271b与第二布线区272的多条布线272b交错设置，并分别位于电极块271c的两侧。第一布线区271和第二布线区272的布线线路采用上述梳齿状，可以提高电流的输出效率。

第一布线区271用于使漏区250与半导体器件200上表面的第一电极281电连接；第一布线区271具体可以是金属铝，以便于图案化处理过程中获得理想的线条宽度。同理，第二布线区272用于以使栅区230和源区250电连接，并经由隔离区220与衬底201下表面的第二电极282电连接；第二布线区272的材料也可以选择金属铝。当然，第一布线区271和第二布线区272也可以选择其它金属材质。

现有技术中，由于恒流二极管的两个电极同层设置，限制了焊盘(PAD)的尺寸，进而制约了后续的封装工艺和封装形式的选用。而本实施例提供的恒流二极管，将两个电极设置在半导体器件的两侧，两个电极的面积可以尽可能大，从而为后续的封装提供尽可能大的选择和工艺冗余量。更进一步的，第一电极281和第二电极282的材料具体可以为钛镍银合金材料，以适配于后续的封装，比如SOD封装。

上述第一掺杂类型与第二掺杂类型相反，第一掺杂类型可以是P型掺杂与N型掺杂中的一种，第二掺杂类型可以是P型掺杂与N型掺杂中的另一种。在下面的描述中，以第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂为例进行说明。然而本实用新型实施例并不限于此，本领域技术人员可以根据需要进行其他设置，例如第一掺杂类型选自N型掺杂，第二掺杂类型选自P型掺杂。

本实用新型实施例提供的半导体器件，将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求，例如SOD封装。

进一步地，第一电极和第二电极采用钛镍银合金材料，一方面能够提高半导体器件的导电性能，另一方面能够满足后续封装要求。

进一步地，第一电极设置在半导体器件上表面的中央，第一布线区与第二布线区呈梳齿状，可以提高电流的输出效率。

本实用新型实施例的半导体器件的制造方法包括以下步骤。

在半导体衬底201的第一表面上形成外延层210。

在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺在P型掺杂的半导体衬底201的表面形成N型掺杂的外延层210。

或者可以商购外延片，其包括半导体衬底201以及位于半导体衬底201第一表面上的外延层210。

在外延层210中形成隔离区220，该隔离区220围绕有源区设置。

在该步骤中，在外延层210中进行离子注入、退火形成P型隔离区220。

在有源区的外延层210中形成P型栅区230、N型源区240和N型漏区250，P型栅区230、N型源区240和N型漏区250的顺序不做限定。

在该步骤中，在外延层210中进行离子注入形成P型栅区230。在外延层210中进行离子注入形成N型源区240和N型漏区250。两个步骤的顺序不做限定。

在外延层210上形成氧化层202，并图案化氧化层202形成第一接触孔261、第二接触孔262和第三接触孔263。

在该步骤中，采用CVD工艺、PVD工艺、热氧化工艺，在N型掺杂的外延层210的表面形成氧化层202。在本实施例中，氧化层202的材料包括二氧化硅。

进一步地，例如在氧化层202的表面上形成第一光致抗蚀剂掩模，然后进行刻蚀，形成第一接触孔261、第二接触孔262和第三接触孔263，经由第一接触孔261暴露出部分漏区250；经由第二接触孔262暴露出部分源区240；经由第三接触孔263暴露至少部分隔离区220以及相邻的至少部分栅区230。

在该步骤中，可以采用干法刻蚀，如离子铣刻蚀、等离子刻蚀、反应离子刻蚀等方式。在刻蚀之后通过在溶剂中溶解或灰化去除第一光致抗蚀剂掩模。

在第一接触孔261处形成第一布线区271，在第二接触孔262和第三接触孔263处形成第二布线区272。

在该步骤中，在第一接触孔261、第二接触孔262和第三接触孔263中填充金属层，并覆盖氧化层202；图案化金属层形成彼此隔开的第一布线区271和第二布线区272。其中，第一布线区271经由第一接触孔261与漏区250电连接。第二布线区272经由第二接触孔262和第三接触孔263将栅区230和源区240短接，并与隔离区220电连接。

在第一布线区271和第二布线区272上形成钝化层203，图形化钝化层203形成开口以暴露出第一布线区271。

在该步骤中，采用CVD工艺、PVD工艺在第一布线区271、第二布线区272以及部分氧化层202的表面形成钝化层203。在本实施例中，钝化层203的材料包括氮化硅。

进一步地，例如在钝化层203的表面上形成第二光致抗蚀剂掩模，然后进行刻蚀，图案化钝化层203以形成开口暴露出第一布线区271。在刻蚀之后通过在溶剂中溶解或灰化去除第二光致抗蚀剂掩模。

在钝化层203的开口处形成第一电极281以及在半导体衬底201的第二表面上形成第二电极282。

第一电极281和第二电极282的材料为钛镍银合金材料。第一布线区271的材料包括但不限于金属铝；第二布线区272的材料包括但不限于金属铝。

图5示出根据本实用新型实施例提供的半导体器件的封装结构的剖视图。参见图5，所述半导体器件的封装结构包括塑封体100、半导体器件200以及引线框架300(图中未示出)。

其中，半导体器件200和部分引线框架300位于塑封体100内。

在本实施例中，所述塑封体100的材料包括但并不限于环氧树脂。半导体器件200例如为上述实施例中的半导体器件。半导体器件200的第一电极和第二电极分别经由引线框架引出至塑封体100外。

在本实施例中，引线框300包括第一支架310、第二支架320以及第三支架330，第三支架330与第二支架320相连，半导体器件的第一电极经由第三支架320和第二支架320引出至塑封体100外，第二电极经由第一支架310引出至塑封体外。

其中，第一支架310包括第一基岛311和第一引脚312，第一基岛311和第一引脚312形成Z字形结构。第一引脚312和第一基岛311连接处具有第一弯折部313，第一基岛311与第一弯折部313的夹角为钝角。

第二支架320包括支撑部321和第二引脚322，支撑部321和第二引脚322形成Z字形结构，支撑部321上设置有凹槽321a(如图5中椭圆形虚线所示)。第二引脚322和支撑部321连接处具有第二弯折部323，支撑部321与第二弯折部323的夹角为钝角。支撑部321远离第二引脚322的一端向上弯折形成第三弯折部324，第三弯折部324与支撑部321的夹角为钝角。

第三支架330包括第三基岛331和连接部332，连接部332呈L形，连接部332的一端与第三基岛331相连，另一端固定于支撑部321的凹槽内。

位于半导体器件200上表面的第一电极281通过焊接与第三基岛331固定相连，位于半导体器件200下表面的第二电极282通过焊接与第一基岛311固定相连。

第一引脚312、第二引脚322裸露在塑封体100之外的部分形成平脚结构，第一引脚312下端面与第二引脚322下端面相平齐；且第一引脚312下端面突出于塑封体100的下端面。塑封体100的下端面与第一基岛311下端面之间留有预设空隙，塑封体100的下端面与支撑部321下端面之间留有预设空隙。

本实用新型实施例提供的半导体器件的封装结构，在第二支架的支撑部上设置凹槽以固定与半导体器件上表面电连接的第三支架，对第三支架起到限位作用，并且防止第三支架在塑封体的作用力下发生移动，从而确保第三支架与半导体器件之间保持有效电连接。

进一步地，支撑部的一端向上延伸形成第三弯折部，可以避免第三支架焊接在凹槽时焊料溢出造成短路，以及避免后续封装过程中因焊料存留而造成短路。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，包括：

半导体衬底，具有第一掺杂类型；

外延层，位于所述半导体衬底的第一表面上，具有第二掺杂类型，第一掺杂类型与第二掺杂类型相反；

隔离区，位于外延层中并围绕有源区设置，具有第一掺杂类型；

栅区，自外延层表面延伸至外延层中，具有第一掺杂类型；

源区，自外延层表面延伸至外延层中，具有第二掺杂类型；

漏区，自外延层表面延伸至外延层中，具有第二掺杂类型；

第一电极，位于所述半导体器件的上表面，与所述漏区电连接；

第二电极，位于所述半导体衬底的第二表面，经由半导体衬底、隔离区与所述栅区和源区电连接。

2.根据权利要求1所述的半导体器件，其特征在于，还包括：

彼此隔离的第一布线区和第二布线区，

其中，所述第一布线区用于将漏区与第一电极电连接；

所述第二布线区用于将所述栅区和源区以及隔离区电连接。

3.根据权利要求2所述的半导体器件，其特征在于，所述第一布线区和所述第二布线区呈梳齿状交错设置。

4.根据权利要求2所述的半导体器件，其特征在于，所述第一布线区和所述第二布线区的材料为铝；和/或，所述第一电极和第二电极的材料为钛镍银合金。

5.根据权利要求2所述的半导体器件，其特征在于，还包括：

氧化层，位于所述外延层上，覆盖部分所述栅区、部分源区、部分隔离区以及部分漏区；

钝化层，位于所述第一布线区和第二布线区上，覆盖部分第一布线区以及覆盖第二布线区；

其中，所述氧化层中设有第一接触孔、第二接触孔和第三接触孔，第一布线区经由第一接触孔与所述漏区接触；

第二布线区经由第二接触孔与所述源区接触，以及经由第三接触孔与所述栅区、隔离区接触；

所述钝化层至少包括一个开口，所述第一电极经由所述开口与所述第一布线区接触。

6.根据权利要求1-5中任一项所述的半导体器件，其特征在于，第一电极的尺寸为150～450μm。

7.一种半导体器件的封装结构，其特征在于，包括：

塑封体；

引线框架，部分引线框架位于所述塑封体内；

如权利要求1-6中任一项所述的半导体器件，位于所述塑封体内；

其中，所述半导体器件的第一电极和第二电极经由所述引线框架引出至塑封体外。

8.根据权利要求7所述的封装结构，其特征在于，所述引线框架包括第一支架、第二支架以及第三支架；

第一支架包括第一基岛和第一引脚，第一基岛和第一引脚形成Z字形结构；

第二支架包括支撑部和第二引脚，所述支撑部和所述第二引脚形成Z字形结构，所述支撑部上设置有凹槽；

第三支架包括第三基岛和连接部，所述连接部呈L形，所述连接部的一端与第三基岛相连，另一端固定于所述支撑部的凹槽内；

位于半导体器件上表面上的第一电极与第三基岛固定电连接，位于半导体器件下表面上的第二电极与第一基岛固定电连接。

9.根据权利要求8所述的封装结构，其特征在于，所述第一引脚和所述第一基岛连接处具有第一弯折部，所述第一基岛与所述第一弯折部的夹角为钝角；所述第二引脚和所述支撑部连接处具有第二弯折部，所述支撑部与所述第二弯折部的夹角为钝角。

10.根据权利要求8所述的封装结构，其特征在于，所述支撑部远离第二引脚的一端向上弯折形成第三弯折部，所述第三弯折部与所述支撑部的夹角为钝角。

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