CN216216815U

CN216216815U - 一种延时电路

Info

Publication number: CN216216815U
Application number: CN202122422290.7U
Authority: CN
Inventors: 孙海
Original assignee: Wuxi Yuxin Electronic Technology Co ltd
Current assignee: Wuxi Yuxin Electronic Technology Co ltd
Priority date: 2021-10-09
Filing date: 2021-10-09
Publication date: 2022-04-05
Anticipated expiration: 2031-10-09

Abstract

一种延时电路，包括电流源、输入与初始化模块、电容C0、电流镜模块和判断输出模块；电流镜模块的第一电流回路从电压端Vcp到电压端Vss，电流镜模块的第二电流回路从电压端Vcn到电压端Vss；当输入与初始化模块的输入电压IN为第一控制电平时，第一电流回路的电流I2和第二电流回路的电流I4之比为m:1；一旦电压端Vcp的电压大于参考电压Vref时，判断输出模块输出第二控制电平，第二控制电平与第一控制电平相同的相位，延迟时间Tdelay为第一控制电平的启动点和第二控制电平的启动点之间的时间差。因此，本实用新型通过增加电流镜模块，减小了实际对电容C0的充电电流，从而增大延时Tdelay，且使形成电路的芯片面积比传统电路芯片面积小很多。

Description

一种延时电路

技术领域

本实用新型属于电路设计技术领域，涉及一种延时电路。

背景技术

延时电路就是实现输入使能信号后过一段时间后才能输出使能功能的电路，平时按一下开关，电机立刻启动或关闭，但有了延时电路你可以等段时间(时间可以调的)再启动或关闭。例如，声控LED灯，在声控灯点亮之后，过一段时间才会关，这是为了给路人提供后续行走的方便。

在集成电路设计中，为了设计较大的延时Tdelay和保证精度，用同样的电流源，目前大多数采用电流源对电容C0充电到某个阈值，来做信号的延时电路。请参阅图1，图1所示为现有技术中延时电路的功能框图，如图1所示，该延时电路包括电流源、输入模块、电容C0和比较器。电容C0和输入模块并接在比较器的正输入端Vc和电压端Vss之间，比较器的负输入端接参考电压Vref，电流源接电压端Vcc和电压端Vc之间。一旦输入模块输入启闭的控制信号IN时，电容C0上的压差从初始状态的0V变为Vref，变化值为Vref，此时，比较器输出启闭的控制信号，即该控制信号就延迟了时间Tdelay。

请参阅图2，图2所示为图1中延时电路各节点的波形示意图。如图2所示，输入电压IN输入为高电平时，电压端Vc开始从0开始增加，当其电压值增加到参考电压Vref时，比较器在延迟时间Tdelay后输出了高电平。

假设电流源为I0，且通常在电路中参考电压Vref是固定的，则有：

I0*Tdelay＝C0*Vref

然而，很多应用电路需要比较大的延时时间Tdelay，选取合适的电流源I0后，从上述公式出发，要得出比较理想的状态，就需要大的电容C0，但在集成电路设计中增大电容C0的体积，则需要更大的版图面积，也就意味着更多的成本。

实用新型内容

为解决的上述技术问题，本实用新型提出一种延时电路，其技术方案如下：

一种延时电路，其包括电流源、输入与初始化模块、电容C0、电流镜模块和判断输出模块；所述电容C0接在所述判断输出模块的正输入端和所述电流镜模块的一输入端之间，所述判断输出模块的正输入端接电压端Vcp，所述电流镜模块的另一输入端接电压端Vcn；所述判断输出模块的负输入端接参考电压Vref；所述电流源接电压端Vcc和电压端Vcp之间；所述输入与初始化模块的一端接电压端Vss，所述输入与初始化模块的输入端接IN，所述输入与初始化模块的第一输出端接电压端Vcp，所述输入与初始化模块的第二输出端接电压端Vcn，所述电流镜模块的第一电流回路从电压端Vcp到电压端Vss，所述电流镜模块的第二电流回路从电压端Vcn到电压端Vss；当所述输入与初始化模块的输入电压IN为第一控制电平时，所述第一电流回路的电流I2和所述第二电流回路的电流I4之比为m:1；一旦所述电压端Vcp的电压大于所述参考电压Vref时，所述判断输出模块输出第二控制电平，所述第二控制电平到达所述第一控制电平相同时，延迟时间Tdelay为所述第一控制电平的启动点和第二控制电平的启动点之间的时间差。

进一步地，所述电流镜模块包括第一N型晶体管NFET1和第二N型晶体管NFET2；所述第一N型晶体管NFET1的沟道宽长比和第二N型晶体管NFET2沟道宽长比的比例是1：m；所述第一N型晶体管NFET1和第二N型晶体管NFET2的栅极共接于电压端Vcn；所述第一N型晶体管NFET1和第二N型晶体管NFET2的源极共接于电压端Vss；所述第一N型晶体管NFET1漏极接电压端Vcn，所述第二N型晶体管NFET2的漏极接电压端Vcp。

进一步地，所述的延迟时间为：Tdelay＝(m+1)C0*(Vref-Vth)/I1其中，Vth为NFET1的开启阈值，即电压端Vcn的最后电压。

进一步地，所述的电流源包括电流镜和偏置电流模块，所述电流镜包括第一P型晶体管PFET1和第二P型晶体管PFET2，所述第一P型晶体管PFET1、第二P型晶体管PFET2和偏置电流模块用以形成电流恒流源给所述电容C0所接的电压端Vcp充电。

进一步地，所述的输入与初始化模块包括反向器INV、第三N型晶体管NFET3和第四N型晶体管NFET4；所述反向器INV连接在输入端IN与所述第三N型晶体管NFET3和第四N型晶体管NFET4的栅极之间，所述第三N型晶体管NFET3的漏极接电压端Vcn，所述第四N型晶体管NFET4的漏极接电压端Vcp，所述第三N型晶体管NFET3和所述第四N型晶体管NFET4的源极接电压端Vss。

进一步地，所述的判断输出模块为比较模块。

从上述技术方案可以得出，在本实用新型延时电路的实施例中，在设计较大的延时时间Tdelay要求时，用同样的电流源条件下，可以达到减小电容C0的电容值的目的。假如，Vcc＝5V，Vss＝0V，参考电压Vref＝2.5V，Vth＝0.7V，m＝8时，本实用新型电路中的电容值仅需传统电路电容值的15.4％左右。也就是说，在电路布图(layout)的时，通常电容C0占主要面积，因此，本实用新型所形成电路的芯片面积比传统电路芯片面积小很多，从而实现其制作成本也较传统电路小很多。

附图说明

图1所示为现有技术中延时电路的功能框图

图2所示为图1中延时电路各节点的波形示意图

图3所示为本实用新型实施例中延时电路的功能框图

图4所示为本实用新型实施例中延时电路一较佳实施例的示意图

具体实施方式

下面结合附图3-4，对本实用新型的具体实施方式作进一步的详细说明。

请参阅附图3，图3所示为本实用新型实施例中延时电路的功能框图。如图3所示，该延时电路，其包括电流源、输入与初始化模块、电容C0、电流镜模块和判断输出模块。

其中，所述电容C0接在所述判断输出模块的正输入端和所述电流镜模块的一输入端之间，所述判断输出模块的正输入端接电压端Vcp，所述电流镜模块的另一输入端接电压端Vcn和所述判断输出模块的正输入端连接点；所述判断输出模块的负输入端接参考电压Vref；所述电流源接电压端Vcc和电压端Vcp之间；所述输入与初始化模块的一端接电压端Vss，所述输入与初始化模块的输入端接IN，所述输入与初始化模块的第一输出端接电压端Vcp，所述输入与初始化模块的第二输出端接电压端Vcn，所述电流镜模块的第一电流回路从电压端Vcp到电压端Vss，所述电流镜模块的第二电流回路从电压端Vcn到电压端Vss；当所述输入与初始化模块的输入电压IN为第一控制电平时，所述第一电流回路的电流I2和所述第二电流回路的电流I4之比为m:1。

一旦所述电压端Vcp的电压大于所述参考电压Vref时，所述判断输出模块输出第二控制电平，所述第二控制电平达到所述第一控制电平相同时，延迟时间Tdelay为所述第一控制电平的启动点和第二控制电平的启动点之间的时间差。

也就是说，其通过电流镜模块，减小实际充电电流，增大延时时间Tdelay，因此，本实用新型在不增加电容C0的容值的情况下，且保持电流恒流源的条件下，其延迟电路可以实现延迟时间Tdelay的增加。

请参阅图4，图4所示为本实用新型实施例中延时电路一较佳实施例的示意图。在本实用新型的实施例中，判断输出模块为比较模块可以为一比较器。电流源和比较器的供电电压Vcc例如可以为5伏。

具体地，电容C0接在判断输出模块的正输入端和电流镜模块的一输入端之间，从电路图可以看出，该判断输出模块的正输入端接电压端Vcp，电流镜模块的另一输入端接电压端Vcn；判断输出模块的负输入端接参考电压Vref。

电流源接电压端Vcc和电压端Vcp之间；输入与初始化模块的第一初始化回路从电压端Vcp到电压端Vss。

电流镜模块的第一电流回路从电压端Vcp到电压端Vss，输入与初始化模块的输入端接IN，输入与初始化模块的第二初始化回路从电压端Vcn到电压端Vss，电流镜模块的第二电流回路从电压端Vcn到电压端Vss。

在本实用新型的实施例中，电流镜模块可以包括第一N型晶体管NFET1和第二N型晶体管NFET2；所述第一N型晶体管NFET1的沟道宽长比和第二N型晶体管NFET2沟道宽长比的比例是1：m；所述第一N型晶体管NFET1和第二N型晶体管NFET2的栅极共接于电压端Vcn；所述第一N型晶体管NFET1和第二N型晶体管NFET2的源极共接于电压端Vss；所述第一N型晶体管NFET1漏极接电压端Vcn，所述第二N型晶体管NFET2的漏极接电压端Vcp。

当所述输入与初始化模块的输入电压IN为第一控制电平时，所述第一电流回路的电流I2和所述第二电流回路的电流I4之比为m:1。一旦所述电压端Vcp的电压大于所述参考电压Vref时，所述判断输出模块输出第二控制电平，所述第二控制电平达到所述第一控制电平相同时，延迟时间Tdelay为所述第一控制电平的启动点和第二控制电平的启动点之间的时间差。

通常，所述的延迟时间为：Tdelay＝(m+1)C0*(Vref-Vth)/I1

其中，Vth为第一N型晶体管NFET1的开启阈值，即电压端Vcn的最后电压。也就是说，延迟时间Tdelay由m、电容C0的容值、Vth和参考电压决定。如果电容C0的容值、Vth和参考电压不变，m越大，则延迟时间Tdelay的时间越大。

电流源可以包括电流镜和偏置电流模块，电流镜包括第一P型晶体管PFET1和第二P型晶体管PFET2，第一P型晶体管PFET1、第二P型晶体管PFET2和偏置电流模块用以形成电流恒流源给电容C0的Vcp端充电。

输入与初始化模块包括反向器INV、第三N型晶体管NFET3和第四N型晶体管NFET4；所述反向器INV连接在输入端IN与所述第三N型晶体管NFET3和第四N型晶体管NFET4的栅极之间，所述第三N型晶体管NFET3的漏极接电压端Vcn，所述第四N型晶体管NFET4的漏极接电压端Vcp，所述第三N型晶体管NFET3和所述第四N型晶体管NFET4的源极接电压端Vss。

在本实用新型的实施例中，为叙述方便，可以假设VSS＝0V，上述参数可以设成参考电压Vref＝2.5V，Vth＝0.7V，m＝8等。

在延时电路处于工作初始化状态时，输入与初始化模块的输入电压IN＝0V，反向器INV输出高电平，第三N型晶体管NFET3和第四N型晶体管NFET4开启，Vcn＝Vcp＝0V，比较器的U1输出OUT＝0V；此时，延时电路为初始态，处于待命状态。

在延时电路开始工作时，输入与初始化模块的输入电压IN变高为Vcc，反向器INV输出低电平，第三N型晶体管NFET3和第四N型晶体管NFET4关闭；此时，第一P型晶体管PFET1、第二P型晶体管PFET2和偏置电流模块组成电流恒流源对电容C0的电压端Vcp充电；此时，第一N型晶体管NFET1和第二N型晶体管NFET2形成电流镜对工作，NFET2对Vcp端进行I2放电，此时有：

I1-I2＝I3，I2＝m*I4，I3＝I4，所以I3＝I4＝I1/(m+1)

又因为Tdelay＝CV/I，所以Tdelay＝(m+1)C0*(Vref-Vth)/I1

其中，Vref-Vth为电容C0上的压降变化量，Vth为NFET1的开启阈值，即最后Vcn电压。

当Vcp>Vref时，比较器模块的U1输出高，即输出OUT＝VCC。也就是说，延迟时间Tdelay就是输入电压IN变高的上升沿，到输出OUT变高的上升沿时间。当输入电压IN变低，即全部电路又从重新进入初始状态。

综上所述，本实用新型通过增加电流镜模块，减小了实际对电容C0的充电电流，从而增大延时Tdelay，即以同样的电流源就可以达到减小电容C0的电容值的目的，并且使形成电路的芯片面积比传统电路芯片面积小很多，从而实现其制作成本也较传统电路小很多。

以上所述的仅为本实用新型的优选实施例，所述实施例并非用以限制本实用新型的专利保护范围，因此凡是运用本实用新型的说明书及附图内容所作的等同结构变化，同理均应包含在本实用新型的保护范围内。

Claims

1.一种延时电路，其特征在于，包括电流源、输入与初始化模块、电容C0、电流镜模块和判断输出模块；所述电容C0接在所述判断输出模块的正输入端和所述电流镜模块的一输入端之间，所述判断输出模块的正输入端接电压端Vcp，所述电流镜模块的另一输入端接电压端Vcn；所述判断输出模块的负输入端接参考电压Vref；所述电流源接电压端Vcc和电压端Vcp之间；所述输入与初始化模块的一端接电压端Vss，所述输入与初始化模块的输入端接IN，所述输入与初始化模块的第一输出端接电压端Vcp，所述输入与初始化模块的第二输出端接电压端Vcn，所述电流镜模块的第一电流回路从电压端Vcp到电压端Vss，所述电流镜模块的第二电流回路从电压端Vcn到电压端Vss；当所述输入与初始化模块的输入电压IN为第一控制电平时，所述第一电流回路的电流I2和所述第二电流回路的电流I4之比为m:1；一旦所述电压端Vcp的电压大于所述参考电压Vref时，所述判断输出模块输出第二控制电平，所述第二控制电平到达所述第一控制电平相同时，延迟时间Tdelay为所述第一控制电平的启动点和第二控制电平的启动点之间的时间差。

2.根据权利要求1所述的延时电路，其特征在于，所述电流镜模块包括第一N型晶体管NFET1和第二N型晶体管NFET2；所述第一N型晶体管NFET1的沟道宽长比和第二N型晶体管NFET2沟道宽长比的比例是1：m；所述第一N型晶体管NFET1和第二N型晶体管NFET2的栅极共接于电压端Vcn；所述第一N型晶体管NFET1和第二N型晶体管NFET2的源极共接于电压端Vss；所述第一N型晶体管NFET1漏极接电压端Vcn，所述第二N型晶体管NFET2的漏极接电压端Vcp。

3.根据权利要求2所述的延时电路，其特征在于，所述的延迟时间为：

Tdelay＝(m+1)C0*(Vref-Vth)/I1

其中，Vth为NFET1的开启阈值，即电压端Vcn的最后电压。

4.根据权利要求1所述的延时电路，其特征在于，所述的电流源包括电流镜和偏置电流模块，所述电流镜包括第一P型晶体管PFET1和第二P型晶体管PFET2，所述第一P型晶体管PFET1、第二P型晶体管PFET2和偏置电流模块用以形成电流恒流源给所述电容C0所接的电压端Vcp充电。

5.根据权利要求1所述的延时电路，其特征在于，所述的输入与初始化模块包括反向器INV、第三N型晶体管NFET3和第四N型晶体管NFET4；所述反向器INV连接在输入端IN与所述第三N型晶体管NFET3和第四N型晶体管NFET4的栅极之间，所述第三N型晶体管NFET3的漏极接电压端Vcn，所述第四N型晶体管NFET4的漏极接电压端Vcp，所述第三N型晶体管NFET3和所述第四N型晶体管NFET4的源极接电压端Vss。

6.根据权利要求1所述的延时电路，其特征在于，所述的判断输出模块为比较模块。