CN215450217U - 一种图像处理模块 - Google Patents
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Abstract
本实用新型公开了一种图像处理模块,属于图像处理技术领域包括集成在一块主板上的CPU处理芯片和FPGA处理芯片,CPU处理芯片和FPGA处理芯片之间经PCIE传输模块连接。本实用新型将CPU处理芯片、FPGA处理芯片等功能器件集成到了一块主板上,取消机械接口,集成度高,体积小,质量小,易于集成,可靠性高。
Description
技术领域
本实用新型涉及图像处理技术领域,特别涉及一种图像处理模块。
背景技术
机器视觉是人工智能的眼睛,在工业检测、物体鉴别等领域都有非常重要的作用。图像处理模块承担机器视觉的图像识别功能,其需要完成的功能包括图像数据接收、图像数据处理功能。目前工业界常用的高速图像总线包括GigE Vision、USB3 Vision以及Camera Link等。其中GigE Vision总线的最高速度可达800Mbps,USB3 Vision总线可达2.8Gbps,Camera Link总线的最高传输速度可达6.8Gbps。
随着机械自动化领域发展水平的提高,对于图像处理的实时性要求越来越高。为了提高***时效性,降低***反应时间,现有的实时性***(RTOS)要求图像处理的速度越快越好,同时要求价格低适合大规模生产,集成度高,功耗低,可靠性高。
现有通常的做法是采用工控机+采集卡的形式来实现图像处理模块的功能,采集卡通常通过PCIe接口与工控机相连。现有的工控机+采集卡工作方案存在的缺陷是:主板面积大,整机体积大,重量大,功耗高,成本高;而且采集卡通过PCIe插槽插在主机上,在运动过程中存在机械连接松动的风险。
实用新型内容
本实用新型的目的在于克服现有技术存在的缺陷,提供一种易于集成,可靠性高且成本低的图像处理模块。
为实现以上目的,本实用新型采用一种图像处理模块,包括集成在一块主板上的CPU处理芯片和FPGA处理芯片,CPU处理芯片和FPGA 处理芯片之间经PCIE传输模块连接。
进一步地,所述FPGA处理芯片的接口部分包括与工业相机连接的cameralink接口模块、与控制***连接的485接口模块以及以太网接口模块一、用于参数缓存及状态记录的SRAM芯片以及用于图像缓存及处理数据缓存的DDR芯片一。
进一步地,所述CPU处理芯片的接口部分包括非易失性MicroSD卡、运行内存的DDR芯片二、用于连接网络的以太网接口模块二、用于连接显示器的HDMI接口以及用于连接外设的USB接口。
进一步地,所述以太网接口模块一包括以太网芯片,以太网芯片的 MDIO_ETH管脚与MDCK_ETH管脚连接至所述FPGA处理芯片管脚,用于配置芯片以及调试;以太网芯片的RXDn_ETH管脚,RXDV_ETH管脚, RXCLK_ETH管脚连接至所述FPGA处理芯片,作为RGMII数据接收接口,用于向所述FPGA处理芯片传输数据;以太网芯片的TXDn_ETH, TXEN_ETH,TXCLK_ETH连接至所述FPGA处理芯片,为RGMII数据发送接口,用于所述FPGA处理芯片向以太网芯片传输数据;以太网芯片的TRDn_P/N一共4对差分线连接到以太网接口,用于完成与外界以太网链路之间的数据传输交互。
进一步地,所述cameralink接口模块包括接口芯片,XCLK±为来自外部接口的差分时钟信号;Xn±为来自外部接口的差分数据信号;RxCLK_RN为接口芯片向所述FPGA处理芯片发送的时钟信号;RxOUTn_RN为接口芯片向所述FPGA处理芯片发送的数据信号。
进一步地,所述SRAM芯片的控制管脚与所述FPGA处理芯片连接, SRAMCS/为片选信号,SRAMSO/I为数据输入输出信号,SRAMSCK为时钟信号,SRAMHOLD/为保持信号。
进一步地,所述PCIE传输模块使用PCIe 2.1 lane×4接口。
进一步地,所述CPU芯片采用RISC架构的CPU。
与现有技术相比,本实用新型存在以下技术效果:本实用新型将 CPU处理芯片、FPGA处理芯片、DDR、lash、FPGA、电源、图像数据接口等功能器件集成到了一块主板上,取消机械接口,集成度高,体积小,质量小,易于集成,可靠性高;同时由于FPGA处理芯片处理速度块,接口连接方式灵活,用于完成接口功能,获取数据,CPU芯片算法实现方式灵活,用于进行数据处理。
附图说明
下面结合附图,对本实用新型的具体实施方式进行详细描述:
图1是一种图像处理模块的结构框图;
图2是太网接口模块的电路图;
图3是cameralink接口模块的电路图;
图4是DDR芯片电路图;
图5是SRAM芯片电路图。
具体实施方式
为了更进一步说明本实用新型的特征,请参阅以下有关本实用新型的详细说明与附图。所附图仅供参考与说明之用,并非用来对本实用新型的保护范围加以限制。
如图1所示,本实施例公开了一种图像处理模块,包括集成在一块主板上的CPU处理芯片和FPGA处理芯片,CPU处理芯片和FPGA处理芯片之间经PCIE传输模块连接。
作为进一步优选的技术方案,所述FPGA处理芯片的接口部分包括与工业相机连接的cameralink接口模块、与控制***连接的485接口模块以及以太网接口模块一、用于参数缓存及状态记录的SRAM芯片以及用于图像缓存及处理数据缓存的DDR芯片一。
所述CPU处理芯片的接口部分包括非易失性MicroSD卡、运行内存的DDR芯片二、用于连接网络的以太网接口模块二、用于连接显示器的HDMI接口以及用于连接外设的USB接口。CPU上的HDMI接口、 USB接口、ENET接口、Micro SD接口以及DDR3接口,用于方便后期基于CPU的软件调试所用。
需要说明的是,本实施例中FPGA处理芯片与图像采集***(工业相机) 之间通信的图像数据链路包含两路cameralink接口,时钟为80MHz,数据排列方式为10tap,每路接口均兼容full模式、medium模式、base模式。
作为进一步优选的技术方案,如图2所示,所述以太网接口模块一包括以太网芯片BCM54610,以太网芯片的MDIO_ETH管脚与 MDCK_ETH管脚连接至所述FPGA处理芯片管脚,用于配置芯片以及调试;以太网芯片的RXDn_ETH管脚,RXDV_ETH管脚,RXCLK_ETH管脚连接至所述FPGA处理芯片,作为RGMII数据接收接口,用于向所述FPGA 芯片传输数据;以太网芯片的TXDn_ETH,TXEN_ETH,TXCLK_ETH 连接至所述FPGA处理芯片,为RGMII数据发送接口,用于所述FPGA处理芯片向以太网芯片传输数据;以太网芯片的TRDn_P/N一共4对差分线连接到以太网接口,用于完成与外界以太网链路之间的数据传输交互。
作为进一步优选的技术方案,如图3所示,本实施例中cameralink RX 接口芯片采用ds90cr288。其中XCLK±为来自外部接口的差分时钟信号;Xn±为来自外部接口的差分数据信号;RxCLK_RN为芯片向FPGA 发送的时钟信号;RxOUTn_RN为芯片向FPGA发送的数据信号。本实施例中每个CameraLink Full需要3片ds90cr288芯片来完成数据接收功能。
作为进一步优选的技术方案,如图4所示,本实施例中DDR芯片采用的是MT41K128M16JT芯片,容量大小为1Gbit,该芯片与FPGA 管脚相连,为标准的DDR3管脚。
作为进一步优选的技术方案,如图5所示,本实施例中SRAM芯片采用MICROCHIP公司的48LM01芯片,该芯片的存储大小为1Mbit,同时有EEPROM备份功能,在掉电时会自动将数据备份,并且在上电时自动恢复。其控制管脚与FPGA相连,SRAMCS/为片选信号, SRAMSO/I为数据输入输出信号,SRAMSCK为时钟信号,SRAMHOLD/ 为保持信号。
作为进一步优选的技术方案,所述PCIe传输模块通过基地址寄存器(BAR)完成CPU与FPGA之间的指令交互与状态查询,PCIE传输模块使用PCIe 2.1 lane×4接口,其最大传输带宽16Gb/s。该模块包括三条通信通道,第一条为基于DMA技术的图像数据通道,将图像缓存模块读出的图像数据直接写入连接在CPU上的***缓存(DDR)中,第二条为MSI中断通道,用于通知CPU图像数据接收模块的状态变化,第三条为基于基地址寄存器(BAR)的控制通道,通过寄存器读写的方式下发命令并读回状态。
作为进一步优选的技术方案,所述CPU芯片采用RISC架构的CPU,去除冗余的接口,功耗低。
需要说明的是,本实施例中采用的CPU芯片为瑞芯微的RK3399;采用的FPGA处理芯片为Altera的5CGTFD5C5F27C7N。
需要说明的是,本实施例中FPGA与CPU之间通过PCIE传输模块连接,其工作流程为:FPGA将通过cameralink接口模块接收到的图像数据经PCIE传输模块基于直接内存访问DMA传输方式存储到CPU的 DDR内存中;完成图像数据接收后,发送MSI中断给CPU,通过基地址寄存器(BAR)读写通道通知CPU当前图像储存的基地址以及图像数据长度;CPU完成图像数据处理后,通过基地址寄存器(BAR)读写通知FPGA已经处理完成,解除对该数据地址的锁定。
与现有技术相比,本实施例方案具有如下有益效果:
(1)将CPU处理芯片和FPGA处理芯片集成在同一块印制电路板上,集成度高,体积小,质量轻,且取消机械接口,可靠性高,易于集成到大型设备中;
(2)图像接收通过FPGA硬件加速实现(流处理,边接收边处理边传输,并行实现),时间成本低;采用PCIE总线传输速率快、CPU占用率低(DMA传输过程中不占用CPU,传统接口方式需要CPU不停的调用外设进行数据接收),处理速度快,实时性高,成本低;
(3)针对的应用场景为工业应用高实时性要求领域,图像数据量大,实时性要求高,处理时间为毫秒量级(包括图像传输及图像识别的整体时间);
(4)支持主控模块动态配置识别参数,易于集成到自动化***中;
(5)基于FPGA+CPU的图像处理模块兼具FPGA的接口灵活性和 CPU的算法灵活性,可以很好的满足图像识别的需求。
以上所述仅为本实用新型的较佳实施例,并不用以限制本实用新型,凡在本实用新型的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种图像处理模块,其特征在于,包括:集成在一块主板上的CPU处理芯片和FPGA处理芯片,CPU处理芯片和FPGA处理芯片之间经PCIE传输模块连接。
2.如权利要求1所述的图像处理模块,其特征在于,所述FPGA处理芯片的接口部分包括与工业相机连接的cameralink接口模块、与控制***连接的485接口模块以及以太网接口模块一、用于参数缓存及状态记录的SRAM芯片以及用于图像缓存及处理数据缓存的DDR芯片一。
3.如权利要求1所述的图像处理模块,其特征在于,所述CPU处理芯片的接口部分包括非易失性MicroSD卡、运行内存的DDR芯片二、用于连接网络的以太网接口模块二、用于连接显示器的HDMI接口以及用于连接外设的USB接口。
4.如权利要求2所述的图像处理模块,其特征在于,所述以太网接口模块一包括以太网芯片,以太网芯片的MDIO_ETH管脚与MDCK_ETH管脚连接至所述FPGA处理芯片管脚,用于配置芯片以及调试;以太网芯片的RXDn_ETH管脚,RXDV_ETH管脚,RXCLK_ETH管脚连接至所述FPGA处理芯片,作为RGMII数据接收接口,用于向所述FPGA处理芯片传输数据;以太网芯片的TXDn_ETH,TXEN_ETH,TXCLK_ETH连接至所述FPGA处理芯片,为RGMII数据发送接口,用于所述FPGA处理芯片向以太网芯片传输数据;以太网芯片的TRDn_P/N一共4对差分线连接到以太网接口,用于完成与外界以太网链路之间的数据传输交互。
5.如权利要求2所述的图像处理模块,其特征在于,所述cameralink接口模块包括接口芯片,XCLK±为来自外部接口的差分时钟信号;Xn±为来自外部接口的差分数据信号;RxCLK_RN为接口芯片向所述FPGA处理芯片发送的时钟信号;RxOUTn_RN为接口芯片向所述FPGA处理芯片发送的数据信号。
6.如权利要求2所述的图像处理模块,其特征在于,所述SRAM芯片的控制管脚与所述FPGA处理芯片连接,SRAMCS/为片选信号,SRAMSO/I为数据输入输出信号,SRAMSCK为时钟信号,SRAMHOLD/为保持信号。
7.如权利要求1所述的图像处理模块,其特征在于,所述PCIE传输模块使用PCIe2.1lane×4接口。
8.如权利要求1所述的图像处理模块,其特征在于,所述CPU芯片采用RISC架构的CPU。
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CN202121594792.1U Active CN215450217U (zh) | 2021-07-12 | 2021-07-12 | 一种图像处理模块 |
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