CN214753762U - 一种半导体保护器件 - Google Patents

Abstract

本实用新型公开了一种半导体保护器件，属于半导体技术领域，包括：一衬底；一外延层，设置于衬底的上表面；一二极管器件，形成于外延层中，二极管器件的正向电极连接至一第一端口，二极管器件的负向电极连接至一第二端口；一二端双结器件，形成于外延层中，二端双结器件包括一第一电极及一第二电极，第一电极连接第一端口，第二电极连接第二端口。本技术方案具有如下优点或有益效果：通流路径更短，在提高单位面积的浪涌能力的同时，降低钳位电压，适应于更多应用需求。

Description

一种半导体保护器件

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种半导体保护器件。

背景技术

瞬态电压抑制二极管(Transient Voltage Suppressor，TVS)是一种高效能的静电浪涌保护器件，在电路中起到重要作用。随着消费类电子产品的迅速发展，由于其集成有更丰富的应用，更大的屏幕、更高分辨率和更强悍的性能，该类电子产品在通讯功能、社交办公、休闲娱乐等领域发挥着越来越重要的角色。在电子产品中增加TVS保护器件，以保护电子***免于高能量的暂态脉冲的破坏，例如静电放电(Electrostatic Discharge，ESD)、雷击浪涌Surge、电快速瞬态脉冲(Electrical Fast Transient，EFT)等。

TVS保护器件的钳位电压会落在后级主芯片上，若钳位电压过高，在泄放浪涌时，会损坏后级电路，因此，钳制电压关系着保护能力的优劣，如何提高单位面积浪涌能力，同时降低钳位电压，是需要长期专注的课题。

专利文件CN210272371U公开了一种低残压大浪涌的单向骤回TVS器件，如图1所示，其形成于N型衬底100、P型外延101上，通过在外延层上植入掺杂阱区102，再在掺杂阱区102上植入高浓度N型掺杂区103和P型掺杂区104，并采用DTI隔离，IO-G方向是二极管的PN结方向，G-IO是NPN三级管NPN结方向，由于三极管的浪涌能力较强，且三级管具有负阻效应，相比普通单向二极管，该单向骤回TVS器件的钳位电压有所降低，但由于其通流路径经过硅基，寄生电阻较大，钳位电压增加，因此亟需提出一种新型的半导体保护器件，来克服现有技术中出现的上述问题。

发明内容

针对现有技术中存在的上述问题，现提供一种半导体保护器件，具体技术方案如下所示：

一种半导体保护器件，包括：

一衬底；

一外延层，设置于所述衬底的上表面；

一二极管器件，形成于所述外延层中，所述二极管器件的正向电极连接至一第一端口，所述二极管的负向电极连接至一第二端口；

一二端双结器件，形成于所述外延层中，所述二端双结器件包括一第一电极及一第二电极，所述第一电极连接所述第一端口，所述第二电极连接所述第二端口。

优选地，所述二端双结器件包括：

一第一二极管，所述第一二极管的正向电极连接所述第一端口；

一第二二极管，所述第二二极管的正向电极连接所述第二端口，所述第一二极管的负向电极连接所述第二二极管的负向电极；或者

一第一二极管，所述第一二极管的负向电极连接所述第一端口；

一第二二极管，所述第二二极管的负向电极连接所述第二端口，所述第一二极管的正向电极连接所述第二二极管的正向电极。

优选地，还包括：

一第一隔离结构，形成于所述外延层中，且纵向的自所述外延层的上表面贯穿所述外延层至所述衬底的上部，所述二极管器件及所述二端双结器件被所述第一隔离结构隔离。

优选地，所述二极管器件包括：

一第一掺杂区，形成于所述外延层中，并于所述外延层上表面引出所述正向电极或所述负向电极的其中一个；

一第二掺杂区，形成于所述外延层中，并于所述外延层上表面引出所述正向电极或所述负向电极的另一个；

一第二隔离结构，形成于所述第一掺杂区与所述第二掺杂区之间，且纵向的自所述外延层的上表面向下延伸；

其中，所述第一掺杂区和所述第二掺杂区的导电类型不同。

优选地，所述二极管器件包括：

一第一掺杂阱区，形成于所述外延层中，所述第一掺杂阱区和所述外延层的导电类型不同；

一第一掺杂区，形成于所述第一掺杂阱区中，并于所述外延层上表面引出所述正向电极；

一第二掺杂区，形成于所述第一掺杂阱区中，并于所述外延层上表面引出所述负向电极；

一第二隔离结构，形成于所述第一掺杂区与所述第二掺杂区之间，且纵向的自所述外延层的上表面向下延伸；

其中，所述第一掺杂区和所述第二掺杂区的导电类型不同。

优选地，所述第一掺杂阱区的掺杂浓度小于所述第一掺杂区，和/或所述第二掺杂区的掺杂浓度。

优选地，所述二端双结器件包括：

一第二掺杂阱区，形成于所述外延层中，所述第二掺杂阱区和所述外延层的导电类型不同；

一第三掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第一电极；

一第四掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第二电极；

一第三隔离结构，形成于所述第三掺杂区与所述第四掺杂区之间，且纵向的自所述外延层的上表面向下延伸；

其中，所述第三掺杂区和所述第四掺杂区的导电类型相同。

优选地，所述二端双结器件还包括：

一第二掺杂阱区，形成于所述外延层中，所述第二掺杂阱区和所述外延层的导电类型不同；

一第三掺杂阱区，形成于所述第二掺杂阱区中，所述第三掺杂阱区和所述第二掺杂阱区的导电类型相同；

一第三掺杂区，形成于所述第三掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第一电极，所述第三掺杂区和所述第三掺杂阱区的导电类型不同；

一第四掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第二电极，所述第四掺杂区和所述第二掺杂阱区的导电类型不同；

一第三隔离结构，形成于所述第三掺杂阱区与所述第四掺杂区之间，且纵向的自所述外延层的上表面向下延伸。

优选地，所述二端双结器件还包括：

一第二掺杂阱区，形成于所述外延层中，所述第二掺杂阱区和所述外延层的导电类型不同；

一第三掺杂阱区，形成于所述第二掺杂阱区中，所述第三掺杂阱区和所述第二掺杂阱区的导电类型相同；

一第三掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第一电极，所述第三掺杂区和所述第三掺杂阱区的导电类型不同；

一第四掺杂区，形成于所述第三掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第二电极，所述第四掺杂区和所述第三掺杂阱区的导电类型不同；

一第三隔离结构，形成于所述第三掺杂区与所述第三掺杂阱区之间，且纵向的自所述外延层的上表面向下延伸。

优选地，所述第三掺杂阱区的掺杂浓度小于所述第三掺杂区，或所述第四掺杂区的掺杂浓度。

本技术方案具有如下优点或有益效果：

本技术方案提出了一种半导体保护器件，从器件的同一表面引出形成两个端口，当一个端口发生高能量的暂态脉冲时，从器件流向另一个端口，其通流路径更短，在提高单位面积的浪涌能力的同时，降低钳位电压，适应于更多应用需求。

附图说明

图1为现有技术中，一种低残压大浪涌的单向骤回TVS器件的结构示意图；

图2a为本实用新型实施例一中具体实施例的等效电路示意图；

图2b为本实用新型实施例一中另一具体实施例的等效电路示意图；

图3为本实用新型一种半导体保护器件中，实施例一的结构示意图；

图4a是本实用新型实施例一中具体实施例的版图布局示意图；

图4b是本实用新型实施例一中另一具体实施例的版图布局示意图；

图5是本实用新型一种半导体保护器件中，实施例二的结构示意图；

图6是本实用新型一种半导体保护器件中，实施例三的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本实用新型作进一步说明，但不作为本实用新型的限定。

针对现有技术中存在的上述问题，现提供一种半导体保护器件，属于半导体技术领域，具体技术方案如下所示：

一种半导体保护器件，如图2a和图2b所示，包括：

一衬底20；

一外延层21，设置于衬底20的上表面；

其中，衬底20和外延层21的导电类型不同，若衬底20为第一导电类型，则外延层21为第二导电类型；或若衬底20为第二导电类型，则外延层21为第一导电类型；第一导电类型为P型，第二导电类型为N型，下文中，均以P型衬底20、N型外延层21为例；

一二极管器件，形成于外延层21中，二极管器件的正向电极连接至一第一端口41，二极管的负向电极连接至一第二端口42；

一二端双结器件，形成于外延层21中，二端双结器件包括一第一电极及一第二电极，第一电极连接第一端口41，第二电极连接第二端口42。

具体的，其中，在异质外延层21中形成二极管器件和二端双结器件，优选的，二端双结器件可以是三极管器件，由外延层21的同一侧面引出第一端口41和第二端口42，当一个端口发生高能量的暂态脉冲时，例如静电放电、雷击浪涌、电快速瞬态脉冲，暂态脉冲会经过二极管器件或二端双结器件，泄放到另一个端口，其通流路径较短，在提高单位面积下的浪涌能力的同时，降低钳位电压。

在一个较佳的实施例中，二端双结器件包括：

一第一二极管，第一二极管的正向电极连接第一端口41；

一第二二极管，第二二极管的正向电极连接第二端口42，第一二极管的负向电极连接第二二极管的负向电极；或者

一第一二极管，第一二极管的负向电极连接第一端口41；

一第二二极管，第二二极管的负向电极连接第二端口42，第一二极管的正向电极连接第二二极管的正向电极。

在一个较佳的实施例中，还包括：

一第一隔离结构31，形成于外延层21中，且纵向的自外延层21的上表面贯穿外延层21至衬底20的上部，二极管器件及二端双结器件被第一隔离结构31隔离。

具体的，二极管器件和二端双结器件之间设有第一隔离结构31，第一隔离结构31为深槽隔离(Deep Trench Isolatin，DTI)，DTI深槽隔离贯穿外延层21直至衬底20，以阻止二极管器件开启后，第一端口41的电流从正向电极进入器件后，从外延层21流至负向电极，泄放到第二端口42，通过形成的深槽隔离能够提高器件集成密度。

在一个较佳的实施例中，二极管器件包括：

一第一掺杂区23，形成于外延层21中，并于外延层21上表面引出正向电极或负向电极的其中一个；

一第二掺杂区24，形成于外延层21中，并于外延层21上表面引出负向电极或正向电极的另一个；

一第二隔离结构30，形成于第一掺杂区23与第二掺杂区24之间，且纵向的自外延层21的上表面向下延伸；

其中，第一掺杂区23和第二掺杂区24的导电类型不同，若第一掺杂区23为第一导电类型，则第二掺杂区24为第二导电类型；或者

若第一掺杂区23为第二导电类型，则第二掺杂区24为第一导电类型。

具体的，在本实施例中，二极管器件包括第一掺杂区23和第二掺杂区24，第一掺杂区23与第二掺杂区24之间设有第二隔离结构30，第二隔离结构30为浅槽隔离(ShallowTrench Isolation，STI)，STI浅槽隔离利用氮化硅掩膜，经过淀积、图形化、刻蚀后形成槽，并在槽中填充淀积氧化物，达到与硅隔离的效果；

第一掺杂区23和第二掺杂区24为重掺杂区，且其导电类型也不同，电极的正负极性由掺杂的导电类型决定，其中第一导电类型为P型，第二导电类型为N型，导电类型为P型的掺杂区作为正向电极，导电类型为N型的掺杂区作为负向电极，下文中，均以第一掺杂区23为P型，第二掺杂区24为N型为例。

在一个较佳的实施例中，二极管器件包括：

一第一掺杂阱区22，形成于外延层21中，第一掺杂阱区和外延层21的导电类型不同；

一第一掺杂区23，形成于第一掺杂阱区22中，并于外延层21上表面引出正向电极；

一第二掺杂区24，形成于第一掺杂阱区22中，并于外延层21上表面引出负向电极；

一第二隔离结构30，形成于第一掺杂区23与第二掺杂区24之间，且纵向的自外延层21的上表面向下延伸；

其中，第一掺杂区23和第二掺杂区24的导电类型不同。

在一个较佳的实施例中，第一掺杂阱区22的掺杂浓度小于第一掺杂区23，和/或第二掺杂区24的掺杂浓度。

具体的，在本实施例中，于外延层21中形成第一掺杂阱区22，于第一掺杂阱区22中形成第一掺杂区23、第二掺杂区24和第二隔离结构30，其中第一掺杂阱区22为轻掺杂区，其掺杂浓度小于第一掺杂区23、第二掺杂区24的浓度；并且第一掺杂阱区22的导电类型与外延层21不同，当外延层21为N型时，第一掺杂阱区22为P型，并且可优选采用相同工艺制成，通过设置第一掺杂阱区22，使得二极管器件和二端双结器件之间有PN结隔离，再适当增加第一掺杂阱区22和下文中的第二掺杂阱区25的间距，其隔离效果等同于深槽隔离。

进一步的，当外延层21的电阻率很大时，第一掺杂阱区22和第二掺杂阱区25可直接相连，二极管器件和二端双结器件之间通过大电阻隔离。

当外延层21为N型时，第一掺杂阱区22和第二掺杂阱区25为P型，同样可优选采用相同工艺制成，其原理与上述相同，在此不再赘述。

在一个较佳的实施例中，二端双结器件包括：

一第二掺杂阱区25，形成于外延层21中，第二掺杂阱区25和外延层21的导电类型不同；

一第三掺杂区27，形成于第二掺杂阱区25中，并于外延层21的上表面引出二端双结器件的第一电极；

一第四掺杂区28，形成于第二掺杂阱区25中，并于外延层21的上表面引出二端双结器件的第二电极；

一第三隔离结构32，形成于第三掺杂区27与第四掺杂区28之间，且纵向的自外延层21的上表面向下延伸；

其中，第三掺杂区27和第四掺杂区28的导电类型相同。

具体的，其中二端双结器件包括形成于外延层21中的第二掺杂阱区25，以及形成于第二掺杂阱区25中的第三掺杂区27和第四掺杂区28，第三掺杂区27于外延层21的上表面引出二端双结器件的第一电极，第四掺杂区于外延层21的上表面引出二端双结器件的第二电极，其中第一电极和第二电极的正负极性由掺杂的导电类型决定，其中，第三掺杂区27和第四掺杂区28的导电类型相同；而第二掺杂阱区25和第三掺杂区27的导电类型不同。

第四掺杂区28和第三掺杂区27之间设有第三隔离结构32，第三隔离结构32为STI浅槽隔离，第三隔离结构32的深度大于第三掺杂区27、第四掺杂区28的深度，优选的，第三隔离结构32和第二隔离结构30制备工艺相同，其尺寸也相同。

进一步的，二极管器件中的第一掺杂区23与二端双结器件中的第三掺杂区27通过金属连接第一端口41，二极管器件中的第二掺杂区24与二端双结器件中的第四掺杂区28通过金属连接第二端口42；

采用上述技术方案，以第一导电类型为P型为例，当第一端口41有浪涌或ESD产生时，二极管器件的正向会发生响应，即浪涌或ESD能量会从第一掺杂区23(P型)进入，流经外延层21和第二掺杂区24(N型)，被迅速泄放到第二端口42；

当第二端口42有浪涌或ESD产生时，二端双结器件的击穿方向即为泄放电流和ESD能量的主要通路，大部分浪涌或者ESD能量会从第四掺杂区28进入，经过第二掺杂阱区25，最后到达第三掺杂区27，从第一端口41泄放，其通流路径较短。

在一个较佳的实施例中，二端双结器件还包括：

一第二掺杂阱区25，形成于外延层21中，第二掺杂阱区25和外延层21的导电类型不同；

一第三掺杂阱区26，形成于第二掺杂阱区25中，第三掺杂阱区和第二掺杂阱区25的导电类型相同；

一第三掺杂区27，形成于第三掺杂阱区26中，并于外延层21的上表面引出二端双结器件的第一电极，第三掺杂区27和第三掺杂阱区26的导电类型不同；

一第四掺杂区28，形成于第二掺杂阱区25中，并于外延层21的上表面引出二端双结器件的第二电极，第四掺杂区28和第二掺杂阱区25的导电类型不同；

一第三隔离结构，形成于第三掺杂阱区与第四掺杂区之间，且纵向的自外延层21的上表面向下延伸。

具体的，在本实施例中，于外延层21中形成第二掺杂阱区25，于第二掺杂阱区25中形成第三掺杂阱区26、第四掺杂区28、第三隔离结构32，于第三掺杂阱区26中形成第三掺杂区27，第三隔离结构32为浅槽隔离，且位于第三掺杂阱区26、第四掺杂区28之间；

其中，当第二掺杂阱区25为第一导电类型时，第三掺杂阱区26亦为第一导电类型，第三掺杂区27和第四掺杂区28为第二导电类型，形成NPN二端双结器件；

当第二掺杂阱区25和第三掺杂阱区26为第二导电类型时，第三掺杂区27和第四掺杂区28为第一导电类型，形成PNP二端双结器件，其中第一导电类型为P型，第二导电类型为N型。

进一步的，其中同一种导电类型的掺杂区采用的制作工艺相同，即注入浓度、能量相同，高温退火等工艺均相同。例如，当二端双结器件为NPN时，第二掺杂区24与第三掺杂区27和第四掺杂区28采用同种工艺；当二端双结器件为PNP三极管时，第一掺杂区23与第三掺杂区27和第四掺杂区28采用同种工艺，这里以第一掺杂区23为P型，第二掺杂区24为N型为例。

在一个较佳的实施例中，二端双结器件还包括：

一第二掺杂阱区25，形成于外延层21中，第二掺杂阱区25和外延层21的导电类型不同；

一第三掺杂阱区26，形成于第二掺杂阱区25中，第三掺杂阱区26和第二掺杂阱区25的导电类型相同；

一第三掺杂区27，形成于第二掺杂阱区25中，并于外延层21的上表面引出二端双结器件的第一电极，第三掺杂区27和第三掺杂阱区26的导电类型不同；

一第四掺杂区28，形成于第三掺杂阱区26中，并于外延层21的上表面引出二端双结器件的第二电极，第四掺杂区28和第三掺杂阱区26的导电类型不同；

一第三隔离结构32，形成于第三掺杂区27与第三掺杂阱区26之间，且纵向的自外延层21的上表面向下延伸。

具体的，在本实施例中，于外延层21中形成第二掺杂阱区25，于第二掺杂阱区25中形成第三掺杂阱区26、第三掺杂区27、第三隔离结构32，于第三掺杂阱区26中形成第四掺杂区28，第三隔离结构32为浅槽隔离，且位于第三掺杂阱区26、第三掺杂区27之间。

在一个较佳的实施例中，第三掺杂阱区26的掺杂浓度小于第三掺杂区27，或第四掺杂区28的掺杂浓度。

具体的，在本实施例中，第三掺杂阱区26为轻掺杂，而第三掺杂区27、四掺杂区28为重掺杂，轻掺杂的浓度小于重掺杂的掺杂浓度。

于上述较佳的实施例中，第二隔离结构30和第三隔离结构32为浅槽隔离，浅槽隔离的深度为0.5um～5um，其宽度可根据工艺能力设计，其宽度优选为0.5um～3um，采用浅槽隔离能够缩短第一掺杂区23和第二掺杂区24的间距，以及第三掺杂阱区26和第四掺杂区28的间距，从而提高器件集成度。

于上述较佳的实施例中，如图4a所示，于半导体保护器件的版图布局中，二端双结器件位于版图的中间，二极管器件对称设置于版图的两侧；或者

如图4b所示，二极管器件位于版图的中间，二端双结器件对称设置于版图的两侧。

于上述较佳的实施例中，二端双结器件的版图面积大于二极管器件的版图面积。

具体的，由于在相同面积下，二极管器件的正向浪涌泄放能力强于二端双结器件的击穿能力，因此在版图布局设计时，可根据实际的电流能力要求设计二极管器件和二端双结器件的面积比例，优选的，二端双结器件的版图面积大于二极管的版图面积。

现提供三具体实施例以对本技术方案进行阐释和说明：

实施例1：

如图3所示，提供一衬底20，于衬底20上形成外延层21，于外延层21中形成第一掺杂区23、第二掺杂区24、第二隔离结构30，第二隔离结构30位于第一掺杂区23和第二掺杂区24之间；于外延层21中形成第二掺杂阱区25，于第二掺杂阱区25中形成第三掺杂阱区26、第四掺杂区28、第三隔离结构32，于第三掺杂阱区26中形成第三掺杂区27，第三隔离结构32位于第三掺杂阱区26、第四掺杂区28之间；第一掺杂区23、第二掺杂区24、浅槽隔离组成二极管器件，第二掺杂阱区25、第三掺杂阱区26、第三掺杂区27、第四掺杂区28、浅槽隔离组成二端双结器件；于二极管器件和二端双结器件之间形成深槽隔离区。

相比传统的保护器件，该新型的半导体保护器件为一种表面单向器件，由二极管器件和二端双结器件并联而成；一方面，通过浅槽隔离和控制各掺杂阱区的浓度，灵活调整器件的击穿电压，从而实现不同工作电压的保护器件；另一方面，在大电流下由于二端双结器件存在电压回跳现象(snapback)，并且泄放路径位于掺杂阱区内，因此，击穿方向的钳位电压相比较一般单向器件而言更低，此外，本实用新型所提供的表面输出的器件更有利于芯片级封装(Chip Scale Package，CSP)。

实施例2：

如图5所示，在实施例一的基础上，去掉深槽隔离区31，并在二极管器件中增加第一掺杂阱区22，与实施例一相比，其区别在于整个器件不再采用深槽隔离，而是通过第一掺杂阱区22的设置，在二极管器件和二端双结器件之间形成PN结，通过适当增加第一掺杂阱区22和第二掺杂阱区25的间距，使得其隔离效果等同于深槽隔离区31的隔离效果。

此外，当外延层21的电阻率很大时，可将第一掺杂阱区22和第二掺杂阱区25直接连接在一起，通过大电阻隔离二极管器件和二端双结器件。

实施例3：

如图6所示，在实施例一的基础上，将二端双结器件中位于第三掺杂区27下方的第三掺杂阱区26去掉了，将第三掺杂阱区26增加至位于第四掺杂区28的下方，即于第三掺杂阱区26中形成第四掺杂区28，其中，第三掺杂阱区26的掺杂类型与第一掺杂阱区22一致。相比传统的保护器件的结构，这种结构的设计适用于工作电压大于5V的保护器件，由于二端双结器件中的基区(即第二掺杂阱区25)的掺杂浓度低，增益系数较大，而第三掺杂阱区26可以提高端口的掺杂浓度，进一步降低器件的钳位电压。

本技术方案具有如下优点或有益效果：

本技术方案提出了一种半导体保护器件，从器件的同一表面引出形成两个端口，当一个端口发生高能量的暂态脉冲时，从器件流向另一个端口，其通流路径更短，在提高单位面积下的浪涌能力的同时，降低钳位电压，适应于更多应用需求。

以上所述仅为本实用新型较佳的实施例，并非因此限制本实用新型的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本实用新型说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本实用新型的保护范围内。

Claims (10)

1.一种半导体保护器件，其特征在于，包括：

一衬底；

一外延层，设置于所述衬底的上表面；

一二极管器件，形成于所述外延层中，所述二极管器件的正向电极连接至一第一端口，所述二极管器件的负向电极连接至一第二端口；

一二端双结器件，形成于所述外延层中，所述二端双结器件包括一第一电极及一第二电极，所述第一电极连接所述第一端口，所述第二电极连接所述第二端口。

2.如权利要求1所述的一种半导体保护器件，其特征在于，所述二端双结器件包括：

一第一二极管，所述第一二极管的正向电极连接所述第一端口；

一第二二极管，所述第二二极管的正向电极连接所述第二端口，所述第一二极管的负向电极连接所述第二二极管的负向电极；或者

一第一二极管，所述第一二极管的负向电极连接所述第一端口；

一第二二极管，所述第二二极管的负向电极连接所述第二端口，所述第一二极管的正向电极连接所述第二二极管的正向电极。

3.如权利要求1所述的一种半导体保护器件，其特征在于，还包括：

一第一隔离结构，形成于所述外延层中，且纵向的自所述外延层的上表面贯穿所述外延层至所述衬底的上部，所述二极管器件及所述二端双结器件被所述第一隔离结构隔离。

4.如权利要求3所述的一种半导体保护器件，其特征在于，所述二极管器件包括：

一第一掺杂区，形成于所述外延层中，并于所述外延层上表面引出所述正向电极或所述负向电极的其中一个；

一第二掺杂区，形成于所述外延层中，并于所述外延层上表面引出所述正向电极或所述负向电极的另一个；

一第二隔离结构，形成于所述第一掺杂区与所述第二掺杂区之间，且纵向的自所述外延层的上表面向下延伸；

其中，所述第一掺杂区和所述第二掺杂区的导电类型不同。

5.如权利要求1所述的一种半导体保护器件，其特征在于，所述二极管器件包括：

一第一掺杂阱区，形成于所述外延层中，所述第一掺杂阱区和所述外延层的导电类型不同；

一第一掺杂区，形成于所述第一掺杂阱区中，并于所述外延层上表面引出所述正向电极；

一第二掺杂区，形成于所述第一掺杂阱区中，并于所述外延层上表面引出所述负向电极；

一第二隔离结构，形成于所述第一掺杂区与所述第二掺杂区之间，且纵向的自所述外延层的上表面向下延伸；

其中，所述第一掺杂区和所述第二掺杂区的导电类型不同。

6.如权利要求4或5所述的一种半导体保护器件，其特征在于，所述第一掺杂阱区的掺杂浓度小于所述第一掺杂区，和/或所述第二掺杂区的掺杂浓度。

7.如权利要求1所述的一种半导体保护器件，其特征在于，所述二端双结器件包括：

一第二掺杂阱区，形成于所述外延层中，所述第二掺杂阱区和所述外延层的导电类型不同；

一第三掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第一电极；

一第四掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第二电极；

一第三隔离结构，形成于所述第三掺杂区与所述第四掺杂区之间，且纵向的自所述外延层的上表面向下延伸；

其中，所述第三掺杂区和所述第四掺杂区的导电类型相同。

8.如权利要求1所述的一种半导体保护器件，其特征在于，所述二端双结器件还包括：

一第二掺杂阱区，形成于所述外延层中，所述第二掺杂阱区和所述外延层的导电类型不同；

一第三掺杂阱区，形成于所述第二掺杂阱区中，所述第三掺杂阱区和所述第二掺杂阱区的导电类型相同；

一第三掺杂区，形成于所述第三掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第一电极，所述第三掺杂区和所述第三掺杂阱区的导电类型不同；

一第四掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第二电极，所述第四掺杂区和所述第二掺杂阱区的导电类型不同；

一第三隔离结构，形成于所述第三掺杂阱区与所述第四掺杂区之间，且纵向的自所述外延层的上表面向下延伸。

9.如权利要求1所述的一种半导体保护器件，其特征在于，所述二端双结器件还包括：

一第二掺杂阱区，形成于所述外延层中，所述第二掺杂阱区和所述外延层的导电类型不同；

一第三掺杂阱区，形成于所述第二掺杂阱区中，所述第三掺杂阱区和所述第二掺杂阱区的导电类型相同；

一第三掺杂区，形成于所述第二掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第一电极，所述第三掺杂区和所述第三掺杂阱区的导电类型不同；

一第四掺杂区，形成于所述第三掺杂阱区中，并于所述外延层的上表面引出所述二端双结器件的第二电极，所述第四掺杂区和所述第三掺杂阱区的导电类型不同；

一第三隔离结构，形成于所述第三掺杂区与所述第三掺杂阱区之间，且纵向的自所述外延层的上表面向下延伸。

10.如权利要求7-9中任一所述的一种半导体保护器件，其特征在于，所述第三掺杂阱区的掺杂浓度小于所述第三掺杂区，或所述第四掺杂区的掺杂浓度。

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