CN214175083U - 一种cpld固件升级*** - Google Patents
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Abstract
本申请公开了一种CPLD固件升级***，该***包括：JTAG连接器、BMC、多路信号分离芯片以及CPLD，多路信号分离芯片的一端分别与JTAG连接器和BMC连接，多路信号分离芯片的另一端与CPLD连接，JTAG连接器还与外部CPLD烧录器连接，BMC中预存有待升级的CPLD固件，多路信号分离芯片为支持JTAG信号的多路信号分离芯片。通过本申请，能够实现两种CPLD固件升级方式的兼容，有利于提高CPLD固件更新的效率和操作的便利性。
Description
技术领域
本申请涉及CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)技术领域，特别是涉及一种CPLD固件升级***。
背景技术
CPLD是服务器主板中常用的数字集成电路。随着用户对服务器主板可靠性、安全性的要求越来越高，需要对服务器主板上CPLD的固件进行及时更新。
目前对CPLD固件的更新方法，通常是利用服务器主板上的JTAG(Joint TestAction Group，联合测试工作组)接口进行CPLD固件更新。具体地，在服务器主板的生产过程中，先将CPLD芯片焊接到PCB(Printed Circuit Board，印刷电路板)上，待PCBA(PrintedCircuit Board+Assembly，PCB空板经过SMT上件，再经过DIP插件的整个制程)完成后，在PCBA测试阶段，通过主板上CPLD专用的JTAG接口对CPLD进行离线烧录，然后再在主板上连接CPU,内存等其他器件，从而完成主板安装。
然而，目前对CPLD固件的更新方法中，由于只能通过服务器主板上的JTAG接口进行CPLD固件升级，需要将服务器主板拆装，对CPLD重新烧录，然后再组装，而且需要借助专用的烧录工具。因此，目前对CPLD固件进行更新的方法更新效率太低，不方便操作。
实用新型内容
本申请提供了一种CPLD固件升级***，以解决现有技术中对CPLD固件进行更新的效率较低，不便于操作的问题。
为了解决上述技术问题，本申请实施例公开了如下技术方案：
一种CPLD固件升级***，所述***包括：JTAG连接器、BMC、多路信号分离芯片以及CPLD，所述多路信号分离芯片的一端分别与所述JTAG连接器和BMC连接，所述多路信号分离芯片的另一端与所述CPLD连接，所述JTAG连接器还与外部CPLD烧录器连接，所述BMC中预存有待升级的CPLD固件，所述多路信号分离芯片为支持JTAG信号的多路信号分离芯片。
可选地，所述多路信号分离芯片上设置有第一引脚和第二引脚，所述第一引脚和第二引脚均与一与门芯片连接。
可选地，所述多路信号分离芯片上设置有第一引脚和第二引脚，所述第一引脚与第一二极管连接，所述第二引脚与第二二极管连接，所述第一二极管与第二二极管构成与门。
可选地，所述第一引脚为OE_N引脚，所述第二引脚为S引脚。
可选地，所述多路信号分离芯片为74CBT3257芯片。
可选地，所述JTAG连接器设置于服务器主板上。
本申请的实施例提供的技术方案可以包括以下有益效果：
本申请提供一种CPLD固件升级***，该***主要包括：JTAG连接器、BMC(Baseboard Management Controller，基板管理控制器)、多路信号分离芯片以及CPLD。其中，多路信号分离芯片的一端与JTAG连接器以及BMC连接，多路信号分离芯片的另一端与CPLD 连接，JTAG连接器与外部CPLD烧录器连接，BMC中预存有待升级的CPLD固件。多路信号分离芯片的设置以及这种连接结构，使得该***能够将来自BMC的JTAG信号和来自 JTAG连接器的JTAG信号合二为一，实现两种CPLD烧录方式的兼容，在服务器主板生成过程中可以采用JTAG连接器烧录，在服务器主板完整组装后可以采用BMC烧录，因此，本申请中对CPLD固件进行更新的方法更加灵活，更加便于操作，有利于提高CPLD固件升级效率和操作的便利性。
本实施例中为实现两种烧录方式的二选一，在多路信号分离芯片上设置有第一引脚和第二引脚，两个引脚的设置，能够准确控制多路信号分离芯片，确保在烧录过程中只有一路JTAG信号与待烧录的CPLD连接。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种CPLD固件升级***的结构示意图。
图2为本申请实施例所提供的一种CPLD固件升级***的电路结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
为了更好地理解本申请，下面结合附图来详细解释本申请的实施方式。
参见图1，图1为本申请实施例所提供的一种CPLD固件升级***的结构示意图。由图1可知，本实施例中CPLD固件升级***主要包括：JTAG连接器、BMC、多路信号分离芯片以及CPLD四部分。其中，多路信号分离芯片的一端分别与JTAG连接器和BMC连接，多路信号分离芯片的另一端与CPLD连接，JTAG连接器还与外部CPLD烧录器连接，BMC 中预存有待升级的CPLD固件，多路信号分离芯片为支持JTAG信号的多路信号分离芯片。
本实施例中的CPLD固件升级***主要用于服务器主板上的CPLD固件升级。当CPLD为服务器主板上CPLD时，JTAG连接器设置于服务器主板上。多路信号分离芯片与CPLD 的距离，根据实际应用中PCB板布局布线情况而定，尽量使多路信号分离芯片靠近CPLD 放置，有利于降低信号干扰，提高信号传输的准确性，从而提高CPLD固件烧录效率。
本实施例中多路信号分离芯片可以选择74CBT3257芯片。74CBT3257芯片能够更加稳定地将来自JTAG连接器和来自BMC的的JTAG信号合二为一，有利于提高提高烧录的稳定性。
进一步地，本实施例多路信号分离芯片上设置有第一引脚和第二引脚，用于启动多路信号分离芯片的选择功能，确保在烧录过程中只有一路JTAG信号与待烧录的CPLD连接。本实施例中第一引脚和第二引脚均与外部JTAG信号控制设备连接，JTAG信号控制设备用于开启第一引脚和第二引脚。
在74CBT3257芯片中，第一引脚为OE_N引脚，第二引脚为S引脚。
与第一引脚和第二引脚连接的外部JTAG信号控制设备，可以有两种实现方式。第一种采用与门芯片，第二种是采用两个二极管。
具体地，第一种方式中，多路信号分离芯片上设置有第一引脚和第二引脚，第一引脚和第二引脚均与一与门芯片连接。通过与门芯片控制第一引脚和第二引脚工作。
第二种方式中，多路信号分离芯片上设置有第一引脚和第二引脚，第一引脚与第一二极管连接，第二引脚与第二二极管连接，第一二极管与第二二极管构成与门。第一二极管和第二二极管起到反向作用。
以第二种外部JTAG信号控制设备为例，本实施例中CPLD固件升级***的电路结构示意图，可以参见图2。图2中，多路信号分离芯片为74CBT3257芯片，D2为第一二极管，D3为第二二极管；BMC_TDI、BMC_TDO、BMC_TMS和BMC_TCK为来自BMC的信号； CPLD_JTAG_N、CPLD_TDI、CPLD_TDO、CPLD_TMS、和CPLD_TCK均与CPLD相连接。D2与 D3组合，能够确保在更新CPLD时，CPLD_HDR_N、CPLD_JTAG_N中只有一路为低电平， PAL_JTAG_DIS便为低电平，保证74CBT3257正常工作。74CBT3257芯片的使用情况如下表1所示。
表1 74CBT3257芯片工作状态表
以多路信号分离芯片选用74CBT3257芯片为例，实际应用中，可以将本实施例中的CPLD固件升级***按照图2所示，将74CBT3257芯片及***线路添加至服务器主板电路中，且74CBT3257芯片靠近CPLD芯片放置，并在BMC程序中增加相应的CPLD固件，从而实现两种CPLD固件更新方式的兼容。
以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (6)
1.一种CPLD固件升级***，其特征在于，所述***包括：JTAG连接器、BMC、多路信号分离芯片以及CPLD，所述多路信号分离芯片的一端分别与所述JTAG连接器和BMC连接，所述多路信号分离芯片的另一端与所述CPLD连接，所述JTAG连接器还与外部CPLD烧录器连接，所述BMC中预存有待升级的CPLD固件，所述多路信号分离芯片为支持JTAG信号的多路信号分离芯片。
2.根据权利要求1所述的一种CPLD固件升级***，其特征在于，所述多路信号分离芯片上设置有第一引脚和第二引脚，所述第一引脚和第二引脚均与一与门芯片连接。
3.根据权利要求1所述的一种CPLD固件升级***，其特征在于，所述多路信号分离芯片上设置有第一引脚和第二引脚，所述第一引脚与第一二极管连接，所述第二引脚与第二二极管连接，所述第一二极管与第二二极管构成与门。
4.根据权利要求2或3所述的一种CPLD固件升级***，其特征在于，所述第一引脚为OE_N引脚，所述第二引脚为S引脚。
5.根据权利要求1-3中任一所述的一种CPLD固件升级***，其特征在于，所述多路信号分离芯片为74CBT3257芯片。
6.根据权利要求1-3中任一所述的一种CPLD固件升级***，其特征在于，所述JTAG连接器设置于服务器主板上。
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- 2020-10-28 CN CN202022440613.0U patent/CN214175083U/zh active Active
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