CN214125270U - 一种低相噪高速跳频源 - Google Patents

Abstract

本实用新型提供了一种低相噪高速跳频源，包括跳频源外壳，设置在跳频源外壳内的跳频源电路以及设置在跳频源外壳的多个接口，多个接口包括射频信号输入接口、射频信号输出接口以及调试接口，跳频源电路包括射频电路单元、电源电路单元以及控制电路单元，电源电路单元分别连接控制电路单元与射频电路单元，射频电路单元还与控制电路单元连接为控制电路单元提供BIT测试信号，射频电路单元包括参考电路、第一点源、第二点源、DDS电路、选择电路、混频电路以及滤波放大电路，参考电路的输入端连接射频信号输入接口，滤波放大电路连接射频信号的输出接口；本实用新型具有高速跳频、体积小、相噪低等特点。

Description

一种低相噪高速跳频源

技术领域

本实用新型涉及微波通信技术领域，具体而言，涉及一种低相噪高速跳频源。

背景技术

随着通信、雷达、电子对抗领域的发展，对频率合成器的相位噪声、杂散和变频速度以及频率宽度提出了更高的要求。在现代战争中，电子侦察和电子对抗越来越受到人们的高度重视，为提高截获概率，并对截获信号的载频、脉冲调制等信息进行分析，复制，进而进行有效的干扰，超宽带、快速跳频、高分辨率、高杂波抑制和低相位噪声的频率合成器是电子侦察和电子对抗***所期望的。目前常见的宽带跳频源主要沿用传统设计均不能同时满足快速跳频、小步进以及小型化、低功耗的要求。

实用新型内容

本实用新型的目的在于提供一种低相噪高速跳频源，其能够快速跳频且相噪低体积小，广泛应用于微波***配套。

本实用新型的实施例通过以下技术方案实现：

一种低相噪高速跳频源，包括跳频源外壳、设置在跳频源外壳内部的跳频源电路以及设置在跳频源外壳的多个接口，所述接口包括射频信号输入接口以及射频信号输出接口，所述跳频源电路包括射频电路单元，所述射频电路单元包括参考电路、第一点源、第二点源、DDS电路、选择电路、混频电路以及滤波放大电路，所述参考电路的输入端连接所述射频信号输入接口，所述参考电路的输出端分别连接所述第一点源的输入端与所述第二点源的输入端，所述第一点源的输出端分别连接所述DDS电路以及选择电路，所述第二点源的输出端连接所述选择电路，所述DDS电路的输出端与所述选择电路的输出端连接所述混频电路的输入端，所述混频电路的输出端连接所述滤波放大电路的输入端，所述滤波放大电路的输出端连接所述射频信号输出接口。

优选地，所述跳频源电路还包括电源电路单元以及控制电路单元，所述控制电路单元与所述射频电路单元连接，所述电源电路单元分别连接所述控制电路单元以及射频电路单元。

优选地，所述射频电路单元向所述控制电路单元传输BIT测试信号，所述控制电路单元进行BIT测试。

优选地，所述接口还包括调试接口，所述调试接口分别连接所述电源电路单元以及所述控制电路单元。

优选地，所述射频信号输入接口、射频信号输出接口以及调试接口分别设置在所述跳频源外壳的两侧，所述调试接口与所述射频信号输入接口同侧设置，所述调试接口与所述射频信号输出接口对侧设置。

优选地，所述调试接口包括与所述电源电路单元连接的AGND引脚与正极电源引脚。

优选地，所述调试接口还包括与所述控制电路单元连接的DGND引脚、 DATA引脚、CLK引脚、EN引脚、TRIGGER引脚以及BIT引脚。

优选地，所述控制电路单元采用FPGA实现。

优选地，所述DDS电路包括依次相连的相位累加器、加法器、波形寄存器、数模转换器以及低通滤波器。

优选地，所述混频电路包括具有相乘功能的非线性器件以及带通滤波器。

本实用新型实施例的技术方案至少具有如下优点和有益效果：

1.本实用新型通过DDS电路能够直接产生可以快速跳频的中频信号，再通过混频器生成快速跳频的基带信号，能够高速跳频且相噪低；

2.本实用新型采用结构简单、体积小、生产成本较低；

本实用新型设计合理、结构简单，实用性强。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本实用新型实施例1提供的低相噪高度跳频源的原理框图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实用新型的描述中，需要说明的是，若出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

实施例1

如图1所示，一种低相噪高速跳频源，包括跳频源外壳、设置在跳频源外壳内部的跳频源电路以及设置在跳频源外壳的多个接口，接口包括射频信号输入接口以及射频信号输出接口，跳频源电路包括射频电路单元，射频电路单元包括参考电路、第一点源、第二点源、DDS电路、选择电路、混频电路以及滤波放大电路，参考电路的输入端连接射频信号输入接口，参考电路的输出端分别连接第一点源的输入端与第二点源的输入端，第一点源的输出端分别连接DDS电路以及选择电路，第二点源的输出端连接选择电路，DDS电路的输出端与选择电路的输出端连接混频电路的输入端，混频电路的输出端连接滤波放大电路的输入端，滤波放大电路的输出端连接射频信号输出接口。

参考电路用于生成频率一定的时钟信号，并将时钟信号进行功率分配，生成两路时钟信号分别提供给第一点源以及第二点源，第一点源与第二点源根据获取的时钟信号作为参考生成一设定频率的信号，第一点源通过第一输出端进入DDS电路，DDS电路将信号合成生成中频信号，第一点源的另一输出端与第二点源的输出端分别连接选择电路，选择电路选的第一点源的信号或者第二点源的信号输出到混频电路中，混频电路将DDS电路生成的中频信号以及选择电路输入的信号进行混频，形成基带信号，基带信号通过滤波放大电路通过射频信号输出接口输出。

跳频源电路还包括电源电路单元以及控制电路单元，控制电路单元与射频电路单元连接，电源电路单元分别连接控制电路单元以及射频电路单元。电源电路单元为控制电路单元以及射频电路单元供电，控制电路单元用于控制跳频源运行，存储运行日志，执行射频电路测试等。

射频电路单元向控制电路单元传输BIT测试信号，控制电路单元进行 BIT测试。

接口还包括调试接口，调试接口分别连接电源电路单元以及控制电路单元。工作人员可通过连接调试接口，对控制电路单元进行程序调试，也可通过调试接口，对电源电路单元进行充电。

射频信号输入接口、射频信号输出接口以及调试接口分别设置在跳频源外壳的两侧，调试接口与射频信号输入接口同侧设置，调试接口与射频信号输出接口对侧设置。

调试接口包括与电源电路单元连接的AGND引脚与正极电源引脚。

调试接口还包括与控制电路单元连接的DGND引脚、DATA引脚、CLK引脚、EN引脚、TRIGGER引脚以及BIT引脚。DATA引脚用于数据传输，EN引脚是控制单元的使能端，BIT引脚是控制电路单元通过调试接口向外界传输 BIT测试信号。

控制电路单元采用FPGA实现，具备高速的通信能力以及快速响应控制。

DDS电路包括依次相连的相位累加器、加法器、波形寄存器、数模转换器以及低通滤波器。

混频电路包括具有相乘功能的非线性器件以及带通滤波器。

以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种低相噪高速跳频源，其特征在于，包括跳频源外壳、设置在所述跳频源外壳内部的跳频源电路以及设置在所述跳频源外壳的多个接口，所述接口包括射频信号输入接口以及射频信号输出接口，所述跳频源电路包括射频电路单元，所述射频电路单元包括参考电路、第一点源、第二点源、DDS电路、选择电路、混频电路以及滤波放大电路，所述参考电路的输入端连接所述射频信号输入接口，所述参考电路的输出端分别连接所述第一点源的输入端与所述第二点源的输入端，所述第一点源的输出端分别连接所述DDS电路以及选择电路，所述第二点源的输出端连接所述选择电路，所述DDS电路的输出端与所述选择电路的输出端连接所述混频电路的输入端，所述混频电路的输出端连接所述滤波放大电路的输入端，所述滤波放大电路的输出端连接所述射频信号输出接口。

2.根据权利要求1所述的低相噪高速跳频源，其特征在于，所述跳频源电路还包括电源电路单元以及控制电路单元，所述控制电路单元与所述射频电路单元连接，所述电源电路单元分别连接所述控制电路单元以及射频电路单元。

3.根据权利要求2所述的低相噪高速跳频源，其特征在于，所述射频电路单元向所述控制电路单元传输BIT测试信号，所述控制电路单元进行BIT测试。

4.根据权利要求2所述的低相噪高速跳频源，其特征在于，所述接口还包括调试接口，所述调试接口分别连接所述电源电路单元以及所述控制电路单元。

5.根据权利要求1所述的低相噪高速跳频源，其特征在于，所述射频信号输入接口、射频信号输出接口以及调试接口分别设置在所述跳频源外壳的两侧，所述调试接口与所述射频信号输入接口同侧设置，所述调试接口与所述射频信号输出接口对侧设置。

6.根据权利要求4所述的低相噪高速跳频源，其特征在于，所述调试接口包括与所述电源电路单元连接的AGND引脚与正极电源引脚。

7.根据权利要求4所述的低相噪高速跳频源，其特征在于，所述调试接口还包括与所述控制电路单元连接的DGND引脚、DATA引脚、CLK引脚、EN引脚、TRIGGER引脚以及BIT引脚。

8.根据权利要求2所述的低相噪高速跳频源，其特征在于，所述控制电路单元采用FPGA实现。

9.根据权利要求1所述的低相噪高速跳频源，其特征在于，所述DDS电路包括依次相连的相位累加器、加法器、波形寄存器、数模转换器以及低通滤波器。

10.根据权利要求1所述的低相噪高速跳频源，其特征在于，所述混频电路包括具有相乘功能的非线性器件以及带通滤波器。

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