CN214069896U - 用于对脉冲宽度调制pwm信号滤波的滤波电路 - Google Patents

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CN214069896U CN202022449728.6U CN202022449728U CN214069896U CN 214069896 U CN214069896 U CN 214069896U CN 202022449728 U CN202022449728 U CN 202022449728U CN 214069896 U CN214069896 U CN 214069896U
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Abstract

本公开的实施例涉及用于脉冲宽度调制信号的滤波电路。用于对脉冲宽度调制(PWM)信号进行滤波的滤波电路包括：D触发器，具有被配置为被耦合到逻辑高信号的输入端子，并且具有被耦合到滤波电路的输出端子的输出端子；以及被耦合在滤波电路的输入端子和D触发器之间的电路，该电路被配置为：针对具有在预定范围内的占空比的PWM信号的第一脉冲：在D触发器的时钟端子处生成正脉冲作为D触发器的时钟信号；以及在D触发器的复位端子处生成负脉冲作为D触发器的复位信号，其中正脉冲的上升沿与负脉冲的下降沿之间的持续时间等于PWM信号的第一脉冲的持续时间。

Description

用于对脉冲宽度调制PWM信号滤波的滤波电路
技术领域
本实用新型大体上涉及数字滤波电路，并且在特定实施例中，涉及用于对脉冲宽度调制(PWM)信号进行滤波的数字滤波电路。
背景技术
脉冲宽度调制(PWM)信号被常用于电气和电子***中。通过改变(例如调制)PWM信号的(例如，周期性方波序列的)占空比，可以在波形的变化的占空比中携带信息。PWM信号可以被用于在许多种的***中(诸如控制***，功率***，音频***等)来承载控制信号或数字信息(例如，速度/音频信息)。本文中PWM信号中的波形也可以被称为方波或脉冲，并且PWM信号被认为包括多个脉冲(或多个方波)。
在一些应用中，诸如在高频D类放大器应用中，由PWM调制器生成的PWM信号可能具有其占空比在预定范围之外的脉冲，其中，预定范围例如可以在约2％和约98％之间。例如，一些脉冲可能具有太高(例如，大于约98％)或太低(例如，小于2％)的占空比。具有预定范围之外的占空比的脉冲可能导致针对***中的后续处理的问题。例如，具有太低占空比的脉冲可能无法正确地设置或复位数字***中的寄存器，这可能导致***的输出电平中的错误。因此，对PWM信号的脉冲滤波以移除具有在预定范围之外的占空比的脉冲可以是有利的。
用于PWM信号的滤波电路的设计中存在挑战。例如，简单的RC滤波器可能不能够移除PWM信号中具有在预定范围之外的占空比的所有脉冲。另外，RC滤波器可能将失真引入到经滤波的脉冲中，从而使脉冲的形状失真(例如，改变脉冲的宽度)。针对诸如高频D类放大器应用的应用，PWM信号的经滤波的脉冲中的失真可能会严重地降低***性能。因此，在本领域中需要能够在几乎不或不对经滤波的脉冲引入失真的同时，可靠地移除具有在预定范围之外的占空比的PWM信号的脉冲的滤波电路。
实用新型内容
在一些实施例中，用于对脉冲宽度调制(PWM)信号进行滤波的滤波电路包括：D触发器，D触发器具有被配置为被耦合到逻辑高信号的输入端子，并且具有被耦合到滤波电路的输出端子的输出端子；以及被耦合在滤波电路的输入端子和D触发器之间的电路，该电路被配置为：针对具有在预定范围内的占空比的PWM信号的第一脉冲：在D触发器的时钟端子处生成正脉冲作为D触发器的时钟信号；以及在D触发器的复位端子处生成负脉冲作为D触发器的复位信号，其中正脉冲的上升沿与负脉冲的下降沿之间的持续时间等于PWM信号的第一脉冲的持续时间。
根据实施例，其中D触发器被配置为：使用时钟信号和复位信号，在D触发器的输出端子处生成输出脉冲，输出脉冲与PWM信号的第一脉冲相对应，并且具有与第一脉冲相同的持续时间。
根据实施例，其中电路被配置为：针对具有在预定范围之外的占空比的PWM信号的第二脉冲：停止生成正脉冲或停止生成负脉冲，从而防止D触发器生成与PWM信号的第二脉冲相对应的输出脉冲。
根据实施例，其中预定范围基本上是相对于百分之零占空比和百分之一百占空比之间的整个范围居中的。
根据实施例，其中D触发器的时钟信号是上升沿有效的，并且D触发器的复位信号是低有效的。
根据实施例，其中PWM信号包括具有在预定范围内的占空比的第一多个正脉冲，其中针对第一多个正脉冲中的每个正脉冲：在D触发器的复位信号被电路生成之前，D触发器的时钟信号被电路生成。
根据实施例，其中PWM信号包括第一多个负脉冲，其中针对第一多个负脉冲中的每个负脉冲：在D触发器的复位信号被电路生成之后，D触发器的时钟信号被电路生成。
根据实施例，其中电路包括：具有第一预定延迟的第一延迟线，第一延迟线的输入被耦合到滤波电路的输入端子；第一反相器，第一反相器的输入被耦合到第一延迟线的输出；第一与门，第一与门的第一输入被耦合到第一反相器的输出，第一与门的第二输入被耦合到第一延迟线的输出；以及第二与门，第二与门的第一输入被耦合到第一与门的输出，第二与门的第二输入被耦合到滤波电路的输入端子，并且第二与门的输出被耦合到D触发器的时钟端子。
根据实施例，其中电路进一步包括被耦合在第一反相器的输出与第一与门的第一输入之间的一个或多个缓冲器。
根据实施例，其中电路进一步包括：具有第二预定延迟的第二延迟线，第二延迟线的输入被耦合到滤波电路的输入端子；第二反相器，第二反相器的输入被耦合到第二延迟线的输出；第三反相器，第三反相器的输入被耦合到第二反相器的输出；与非门，与非门的第一输入被耦合到第二反相器的输出，与非门的第二输入被耦合到第三反相器的输出；以及或门，或门的第一输入被耦合到与非门的输出，或门的第二输入被耦合到滤波电路的输入端子，并且或门的输出被耦合到D触发器的复位端子。
根据实施例，其中电路进一步包括被耦合在第二反相器的输出与第三反相器的输入之间的一个或多个缓冲器。
在一些实施例中，用于对脉冲宽度调制(PWM)信号进行滤波的滤波电路，该滤波电路包括：D触发器；被耦合在滤波电路的输入端子与D触发器的输入时钟端子之间的第一电路，其中第一电路包括：第一延迟线；第一反相器；第一与门；以及第二与门，其中第一延迟线被耦合在滤波电路的输入端子与第一反相器之间，第一反相器被耦合在第一延迟线与第一与门的第一输入之间，并且第一与门的第二输入被耦合到第一延迟线的输出，其中第二与门的第一输入被耦合到滤波电路的输入端子，第二与门的第二输入被耦合到第一与门的输出，并且第二与门的输出被耦合到D触发器的输入时钟端子。该滤波电路还包括被耦合在滤波电路的输入端子与D触发器的复位端子之间第二电路，其中该第二电路包括：第二延迟线；第二反相器；第三反相器；与非门；以及或门，其中第二延迟线被耦合在滤波电路的输入端子与第二反相器之间，第三反相器被耦合在第二反相器与与非门的第一输入之间，并且与非门的第二输入被耦合到第二反相器的输出，其中或门的第一输入被耦合到滤波电路的输入端子，或门的第二输入被耦合到与非门的输出，并且或门的输出被耦合到D触发器的复位端子。
根据实施例，其中D触发器的输入端子被配置为被耦合到逻辑高信号。
根据实施例，其中D触发器的输入时钟端子被配置为接受具有有效的上升沿的时钟信号，并且D触发器的复位端子被配置为接受具有有效的低电压电平的复位信号。
根据实施例，其中第一电路进一步包括一个或多个缓冲器，其中一个或多个缓冲器串联地被耦合在第一反相器与第一与门的第一输入之间。
根据实施例，其中第二电路进一步包括一个或多个缓冲器，其中一个或多个缓冲器串联地被耦合在第二反相器与第三反相器之间。
附图说明
在附图和以下描述中阐述了本实用新型的一个或多个实施例的细节。根据说明书和附图以及权利要求书，本实用新型的其他特征、目的和优点将显而易见。在附图中，各个附图里的相同的附图标记通常指定相同的组件部分，为了简洁起见，通常将不对其进行重新描述。为了更全面地理解本实用新型，现在参考以下结合附图的描述，其中：
图1图示了一个实施例中的、用于对PWM信号进行滤波的滤波电路的示意图；
图2图示了一个实施例中的、使用图1的滤波电路的功率***的功能框图；
图3是图示了一个实施例中的、由图1的滤波电路对正脉冲的滤波的时序图；
图4是图示了一个实施例中的、由图1的滤波电路对负脉冲的滤波的时序图；
图5图示了一个实施例中的、使用所公开的滤波电路和参考滤波电路的各种经滤波的PWM波形；
图6图示了一个实施例中的、使用所公开的滤波电路对多个负脉冲的滤波；
图7图示了一个实施例中的、使用所公开的滤波电路对多个正脉冲的滤波；
图8图示了一个实施例中的、具有时变的占空比的脉冲序列的滤波；以及
图9图示了一些实施例中的、对PWM信号进行滤波的方法的流程图。
具体实施方式
下面详细讨论了当前优选实施例的制造和使用。然而，应当理解，本实用新型提供了许多可应用的实用新型构思，其可以在许多种的特定环境中体现。所讨论的特定实施例仅说明了制造和使用本实用新型的特定方式，并且不限制本实用新型的范围。
将在特定的上下文中相对于示例性实施例来描述本实用新型，即用于对PWM信号进行滤波以移除具有在预定范围之外的占空比的PWM信号的脉冲的滤波电路。
图1图示了一个实施例中的用于对PWM信号进行滤波的滤波电路100(也可以被称为PWM滤波器)的示意图。图1中的滤波电路100包括D触发器101、第一电路108和第二电路118。D触发器101的输入端子D被配置为被耦合到逻辑高信号106，例如，诸如+3V或+5V的逻辑高电平。第一电路108被耦合在滤波电路100的输入端子110和D触发器101的时钟端子(也被称为输入时钟端子)之间，该时钟端子被连接至时钟信号CLK。第二电路118被耦合在输入端子110和D触发器的复位端子R之间。D触发器101的输出端子Q是滤波电路100的输出端子104。在图1的示例中，D触发器101的时钟信号具有有效的上升沿，并且D触发器的复位信号是低有效信号。换言之，D触发器101的输出端子Q处的输出在时钟信号CLK的上升沿处改变，并且当逻辑低电压电平(例如0V)被施加到复位端子R处时，D触发器被复位(例如，输出逻辑低值)。
在图1中，第一电路108在输入端子110处处理(例如，滤波)PWM信号，并且在第一电路108的输出处产生时钟信号CLK。第二电路118在输入端子110处处理(例如，滤波)PWM信号，并且在第二电路118的输出处生成复位信号
Figure BDA0002750065900000061
具有被耦合到逻辑高信号的输入端子D、并且在时钟信号CLK和复位信号
Figure BDA0002750065900000062
的控制下的D触发器101，在输出端子Q处产生经滤波的PWM信号。经滤波的PWM信号(也被称为输出PWM信号)包括多个脉冲，该多个脉冲具有在预定范围(例如，在2％和98％之间)内的占空比，其中输出PWM信号中的多个脉冲中的每个脉冲对应于输入端子110处的PWM信号(也被称为输入PWM信号)中的相应的脉冲。此外，输入PWM信号中具有在预定范围之外的占空比的脉冲被滤除(例如，被移除)，使得输出PWM信号不具有其占空比在预定范围之外的脉冲。换言之，输出PWM信号在其他方面类似于(例如，基本上等于)输入PWM信号的被延迟的版本，但是具有在预定范围之外的占空比的脉冲被移除。下面将参考图3和图4来讨论关于滤波电路100的滤波操作的细节。
仍然参考图1，第一电路108包括延迟线X 102、反相器107，第一与门105和第二与门103。第一电路108可以附加地包括一个或多个缓冲器109，其被串联地耦合在反相器107和第一与门105之间。延迟线X 102可以是具有预定延迟DelayX的数字延迟线，以在其输入和输出之间生成传播延迟。延迟线X可以由数字组件形成，例如，偶数个被串联连接以提供预定延迟的反相器。预定延迟DelayX可以例如是纳秒(ns)、数十纳秒或甚至微秒(μs)的量级，诸如大约10ns，尽管其他值也是可能的。
如图1中所示，反相器107被耦合在延迟线X 102的输出与第一与门105的第一输入之间。图1还图示了多个缓冲器109，其串联地耦合在反相器107的输出和第一与门105的第一输入之间。在一些实施例中，缓冲器109被用于调节时钟信号CLK的宽度(参见以下参考图3和4的讨论)。在图1的示例中，六个缓冲器109被图示为非限制性示例。可以使用其他数目的缓冲器109，诸如0、1、2、3、4、5或大于6，而不背离本公开的精神。第一与门105的第二输入被耦合到延迟线X 102的输出。
第一与门105的输出被耦合到第二与门103的第一输入，并且第二与门103的第二输入被耦合到输入端子110。第二与门103的输出是第一电路108的输出，并且被耦合到D触发器101的时钟端子。
仍然参考图1，第二电路118包括具有预定延迟DelayY的延迟线Y 112、反相器113、反相器117、与非门119和或门111。第二电路118可以附加地包括一个或多个被串联地耦合在反相器113和反相器117之间的缓冲器115。
延迟线Y 112可以与延迟线X 102类似。在一些实施例中，预定延迟DelayX和DelayY被调整以确定用于脉冲的占空比的预定范围，其中具有在预定范围内的占空比的脉冲被允许通过滤波电路100，并且具有在预定范围之外的占空比的脉冲从滤波电路100的输出端子104被滤除(例如，被移除)。下面将参考图3和图4来讨论滤波电路100的细节。
如图1中所示，延迟线Y 112被耦合在输入端子110和反相器113之间。反相器117被耦合在反相器113的输出和与非门119的第一输入之间。与非门119的第二输入被耦合到反相器113的输出。图1还图示了多个缓冲器115，该多个缓冲器115被串联地耦合在反相器113和反相器117之间。在一些实施例中，缓冲器115被用于调整复位信号
Figure BDA0002750065900000081
的宽度(参见下面的参考图3和图4的讨论)。在图1的示例中，六个缓冲器115被图示作为非限制性的示例。可以使用其他数目的缓冲器115，诸如0、1、2、3、4、5或大于6，而不背离本公开的精神。
与非门119的输出被耦合到或门111的第一输入，并且或门的第二输入被耦合到滤波电路100的输入端子110。或门111的输出是第二电路118的输出，其被耦合到D触发器101的复位端子。
图2图示了在一个实施例中使用图1的滤波电路100的功率***200的框图。功率***200可以是例如D类放大器。注意，为简单起见，图2中未图示功率***200的所有特征。功率***200包括PWM调制器201、过滤滤波器100(也被称为PWM滤波器)、PWM信号处理器203和PWM功率级205。图2进一步图示了由PWM功率级205驱动的负载207，其中负载207可以不是功率***200的部分。
PWM调制器201生成PWM信号。PWM信号可以以不同的方式被生成，例如同相、异相、闭环或开环。然后，PWM信号被由图1中图示的滤波电路100滤波。在一些实施例中，滤波电路100滤除(例如，移除)PWM信号中的、具有在预定范围之外的占空比的脉冲。然后，经滤波的PWM信号被发送到PWM信号处理器203。在一些实施例中，PWM信号处理器203是混合信号电路，其调整经滤波的PWM信号，以为通过PWM功率级205输出经滤波的PWM信号而作准备。例如，PWM信号处理器203的功能可以包括例如死区时间控制，或根据负载207的驱动速度的调整。PWM信号处理器203的输出被发送到PWM功率级205。PWM功率级205是驱动器电路，其通过例如LC电路向负载207提供功率信号，其中在PWM功率级205的输出处的功率信号对应于PWM信号处理器203的输出，但是其具有改进的驱动能力。
图3和图4图示了关于使用滤波电路100对PWM信号中的脉冲进行滤波的细节，这有助于理解滤波电路100如何滤除具有在预定范围之外的占空比的脉冲。特别地，图3是图示了由图1的滤波电路100对正脉冲的滤波的时序图，并且图4是图示了由图1的滤波电路100对负脉冲的滤波的时序图。在一些实施例中，输入PWM信号中的脉冲是正脉冲。在其他一些实施例中，输入PWM信号中的脉冲是负脉冲。因此，图3和图4覆盖了不同的实施例PWM信号。
在图3和图4中，x轴表示时间，而y轴表示各种信号的幅度(例如，逻辑高或逻辑低)。每个图示的信号的名称均沿y轴在图的左侧被列出。图3和4中的信号与图1中被标有相同名称的信号相对应。例如，在图1中，在输入端子110处的输入PWM信号被标记为信号N1。到第二与门103的两个输入信号分别被标记为信号N1和N2。第一电路108的输出被标记为信号CLK，第二电路118的输出被标记为信号
Figure BDA0002750065900000091
而滤波电路100的输出标记为信号输出PWM。
现在参考图3，其图示了正脉冲P1，其具有在时间T1处到达的脉冲宽度W。被标记为信号N3的延迟线X 102的输出，在时间T2处示出了正脉冲P1的延迟版本(例如，延迟了DelayX的持续时间)。在第一与门105的输入处的信号N4是信号N3的经延迟且经反相的版本。注意，图3示出了信号N3和N4之间的7Δ的延迟，为简单起见，假设反相器107和缓冲器109(例如，在图1中图示了总共六个缓冲器109)中的每个均具有Δ的传播延迟。延迟Δ典型地具有非常小的值，例如针对互补金属氧化物半导体(CMOS)器件，小于100皮秒(ps)。然而，延迟线X和延迟线Y的预定延迟(例如，DelayX和DelayY)可以具有较大的数量级值，例如约10ns或甚至几微秒。因此，为了在附图中图示所有延迟(例如7Δ，DelayX和DelayY)，图3和图4可能未按比例示出延迟(例如7Δ，DelayX和DelayY)。另外，为简单起见，在图3和图4的时序图中，通过其他逻辑门或逻辑器件(例如105、103、119、111和101)的传播延迟被忽略。
由第一与门105(参见图1)通过逻辑与运算，信号N3和N4被组合以产生信号N2。如图3中所示，信号N2是在时间T2处到达的具有7Δ的脉冲宽度的正脉冲。注意，7Δ的脉冲宽度是由反相器107和缓冲器109引起的总延迟造成的。通过调整缓冲器109的数目，信号N2的正脉冲的宽度可以被调整。由第二与门103通过逻辑与运算，信号N2和信号N1被组合以产生如图3中所示的信号CLK。
注意，当预定延迟DelayX小于信号N1的脉冲宽度W(DelayX<W)时，信号N2与信号N1的逻辑高部分对齐，并且因此，信号CLK是与信号N2相同。换言之，当DelayX<W时，图3中的信号CLK被生成为有效的时钟信号(例如，具有上升沿的正脉冲)。
另一方面，如果预定延迟DelayX等于或大于信号N1的脉冲宽度W(DelayX≥W)，则信号N2将与具有逻辑低值的信号N1的部分对齐，并且因此，信号CLK将不是如图3所示的正脉冲。相反，图3中的信号CLK将仅仅是逻辑低信号(例如，具有逻辑低值的平坦线)。由于D触发器101预期上升沿有效的时钟信号，因此具有平坦线形的信号CLK不是有效的时钟信号。换言之，当DelayX≥W时，生成的信号CLK将是无效的时钟信号(例如，没有上升沿的平坦线)。
仍然参考图3，在反相器113的输出处的信号N7是信号N1的延迟版本(例如，延迟了DelayY+Δ的持续时间)。注意，为简单起见，在图3和4中，假设反相器113、117和缓冲器115中的每个具有Δ的传播延迟。在图示的示例中，DelayY+Δ被选择为等于DelayX(例如，DelayY+Δ＝DelayX)。由于Δ可以比DelayX和DelayY小几个数量级，因此上述关系可以并简化为(例如，接近地由其近似)DelayY＝DelayX。如在下文的讨论中将变得清楚的，在一些实施例中，这样的选择在输出端子104处产生具有脉冲宽度W的输出PWM脉冲。
如图3所示，信号N8是信号N7的经延迟且经反相的版本。由与非门119对信号N8和N7的组合产生了信号N6，信号N6是具有7Δ的脉冲宽度的负脉冲。类似于以上关于信号N4和N2的讨论，缓冲器115的数目可以被调整以改变信号N6的负脉冲的宽度。然后，信号N6和信号N1由或门111组合以生成信号
Figure BDA0002750065900000101
其与在图3的示例中的信号N6相同。
由于D触发器101的输入端子D被耦合到逻辑高信号，当信号CLK的上升沿在时间T2处到达时，输出端子104处的输出PWM信号转为高。当在时间T4处信号
Figure BDA0002750065900000113
转为低时，输出PWM信号转为低。结果，输出PWM信号是正脉冲，并且具有与输入PWM信号相同的脉冲宽度W。从图3中可以看出，通过选择DelayY+Δ＝DelayX(或被简化为DelayY＝DelayX)，信号CLK的上升沿和信号
Figure BDA0002750065900000114
的下降沿之间的持续时间等于脉冲宽度W，因此将输出PWM信号的脉冲宽度设置为W。
回顾如果DelayX≥W，有效的时钟信号CLK将不会被生成。因此，输出PWM信号将停留在例如逻辑低值，并且如图3所示的输出PWM信号的正脉冲将被不被生成。将输入PWM信号的周期表示为T，上述关系可以重写为
Figure BDA0002750065900000115
注意，W/T是输入PWM信号的脉冲的占空比。因此，以上关系指示具有小于或等于DelayX/T的占空比的输入PWM信号(例如，P1)的脉冲将被滤波电路100滤除(例如，移除)。
图3还以虚线图示了信号N1中的正脉冲P1'。正脉冲P1'是输入PWM信号中的下一个正脉冲，并且从正脉冲P1被延迟了持续时间T(脉冲周期)。注意，通过使用或门111将信号N6与信号N1组合来生成复位信号
Figure BDA0002750065900000116
如果正脉冲P1'的逻辑高部分与信号N6的负脉冲的逻辑低部分重叠，则不会生成有效的复位信号
Figure BDA0002750065900000117
(例如，具有负脉冲)。结果，如图3中所示的输出PWM信号的正脉冲将不被产生。从图3中可以看出，当W+DelayX+7Δ≥T时，下一个正脉冲P1'的逻辑高部分将与信号N6的负脉冲的逻辑低部分重叠。重新排列以上不等式并且除以T(PWM脉冲的周期)，可得出
Figure BDA0002750065900000111
由于Δ可以比DelayX小几个数量级，所以上述不等式可以被简化为
Figure BDA0002750065900000112
换言之，具有大于1–DelayX/T的占空比的脉冲将被滤波电路100滤除(例如移除)。
从上面讨论的两个不等式可以得出，输入PWM信号的、具有在DelayX/T和1-DelayX/T之间的预定范围内(例如，
Figure BDA0002750065900000121
)的占空比的脉冲将通过滤波电路100，并且具有在预定范围之外的占空比的脉冲将从输出PWM信号中被滤除(例如，移除)。另一观察是，预定范围(例如，
Figure BDA0002750065900000122
)是相对于百分之零至到百分之一百之间的整个范围居中的。结果，在预定范围之外的脉冲的滤波(例如，移除)是相对于百分之零和百分之一百之间的整个范围的中心(例如，50％)对称的。例如，如果DelayX/T是2％，则具有在最高2％处(例如，介于98％和100％之间)和在最低2％处(例如，介于0％和2％之间)的占空比的脉冲将滤除。因此，给定的周期T，延迟线X 102(或延迟线Y 112)的预定延迟DelayX(或DelayY，其与DelayX基本上相同)确定了占空比的预定范围。在一些实施例中，预定延迟DelayX(或DelayY)被调整以改变被允许通过滤波电路100的脉冲的占空比的预定范围。
图4是图示在一个实施例中，由图1的滤波电路100对负脉冲进行滤波的时序图。在图4中，在输入端子110处的输入PWM信号是由信号N1所图示的负脉冲P2。图4中用以生成各种信号的逻辑操作与图3中的类似，因此不再赘述这些细节。本文讨论了图3和图4之间的一些不同。
回顾图3，在复位信号
Figure BDA0002750065900000123
在时间T4处被生成之前，时钟信号CLK在时间T2处被生成。在图4中，在CLK信号CLK在时间T4处被生成之前，在复位信号
Figure BDA0002750065900000124
时间T2处被生成。因此，在图4中，通过在时间T2处复位D触发器101，并且在时间T4处将D触发器的输出设置为逻辑高，输出PWM信号的输出负脉冲被生成。
从图4的时序图中可以看出，当DelayY+Δ＝DelayX(或近似地DelayY＝DelayX)时，输出PWM信号的脉冲具有与输入PWM信号的脉冲相同的脉冲宽度W。另外，如果DelayX≥W，则在时间T2处将不会生成有效的复位信号
Figure BDA0002750065900000133
而且，类似于图3中的讨论，如果W+DelayX+7Δ≥T，则在时间T4处不会生成有效的时钟信号CLK，其中T是PWM信号中脉冲的周期，这是由于信号N2的逻辑高部分将与PWM信号中的下一个负脉冲的逻辑低部分重叠。因此，针对负脉冲，我们得出与图3相同的结论，即输入PWM信号(例如P2)的、具有在DelayX/T和1-DelayX/T之间的预定范围内(例如，
Figure BDA0002750065900000131
)的占空比的脉冲将通过滤波电路100，而具有在预定范围之外的占空比的脉冲将从输出PWM信号中被滤除(例如，移除)。注意，为了达到上述预定范围，假设延迟Δ比DelayX小得多(例如，小几个数量级)。
图5图示了一个实施例中、使用所公开的滤波电路100和参考滤波电路的经滤波的PWM波形。特别地，波形410示出了输入PWM信号的脉冲，该脉冲由参考滤波电路和滤波电路100进行滤波用于比较。波形420示出了使用简单的RC滤波器作为参考滤波电路的经滤波的脉冲，以及波形430s示出了使用图1的滤波电路100的经滤波的脉冲。可以看出，波形420相对于输入波形410是失真的(例如，具有较短的脉冲宽度)。相反，波形430显示出很少或没有失真，并且具有与输入波形410相同的脉冲宽度。
图6图示了一个实施例中，使用所公开的滤波电路100对多个负脉冲的滤波。图6中的x轴表示时间，两个子图中的y轴表示脉冲的幅度。特别地，顶部子图中的负脉冲510是输入PWM信号的脉冲，底部子图中的负脉冲520是输出PWM信号的脉冲。由于图6的比例，脉冲510和520中的每个看起来像一条线。每个脉冲520具有与在其正上方的负脉冲510一一对应关系。在图6的示例中，时间Ta和Tb之间的负脉冲510的占空比是在预定范围(例如，
Figure BDA0002750065900000132
)之外，并且因此被滤除并且不会出现在输出PWM信号中。
图7图示了在一个实施例中，使用所公开的滤波电路100对多个正脉冲的滤波。图7中的x轴表示时间，子图中的y轴表示脉冲的幅度。特别地，顶部子图中的正脉冲610是输入PWM信号的脉冲，底部子图中的正脉冲620是输出PWM信号的脉冲。每个脉冲620具有与在其正上方的正脉冲610一一对应关系。在图7的示例中，时间Ta和Tb之间的正脉冲610的占空比是在预定范围(例如，
Figure BDA0002750065900000141
)之外，并且因此被滤除并且不会出现在输出PWM信号中。
图8图示了在一个实施例中，对具有时变占空比的脉冲序列的滤波。在图8中，x轴表示时间，y轴表示顶部三个子图的脉冲的幅度(例如，针对波形710、720和730)，或者表示底部的子图经滤波的脉冲的占空比(例如，针对曲线810、820、830)。特别地，波形710图示了多个脉冲，其具有从时间T1处的大约100％逐渐改变到时间T4处的大约0％的占空比。波形720图示了使用图1的滤波电路100的对应的经滤波的脉冲。出于比较的目的，波形730图示了使用简单的RC滤波器的对应的经滤波的脉冲。底部子图中的曲线810、820和830分别图示了从时间T1到时间T4的波形710、720和730的占空比。
从图8可以得出一些观察。曲线810从时间T1处的大约100％占空比线性地改变到时间T4处的大约0％占空比。波形720在时间T2之前或时间T3之后不具有经滤波的输出脉冲，这表明滤波电路100具有去除具有在预定范围之外的占空比的脉冲的能力。在图8的示例中，在时间T2之前出现的波形710中的脉冲具有大于大约96.8％的占空比，并且在时间T3之后出现的波形710中的脉冲具有小于大约3.2％的占空比。因此，在图8的示例中，滤波电路100使具有在预定范围内(例如，在3.2％至96.8％之间)的占空比的脉冲通过，并且移除该预定范围之外的脉冲。注意在预定范围内的对称性。例如，在时间T3处的占空比(例如3.2％)和在时间T2处的占空比(例如96.8)加起来为100％。由于滤波电路100将很少或没有失真引入经滤波的脉冲的事实，曲线810在时间T2与时间T3之间与曲线820重叠。注意，如上所讨论的，由于在时间T2和时间T3之间的时间段之外没有产生经滤波的脉冲，曲线810仅在时间T2和时间T3之间被绘制。
图8还图示了使用RC滤波器的波形730中的经滤波的脉冲。尽管在此示例中，RC滤波器也滤除了具有在预定范围之外的占空比的脉冲，但是RC滤波器的滤波不是精确地被控制。例如，RC滤波器还移除了时间Tc和时间T3之间的脉冲。此外，如曲线830所示，由于RC滤波器引入的失真，使用RC滤波器的波形730中的经滤波的脉冲的占空比不同于波形710中的输入脉冲的占空比，这如曲线810和曲线830之间的间隙所指示。相反，如曲线810和曲线820在时间T2和时间T3之间重叠所指示，使用滤波电路100的波形720中的经滤波的脉冲的占空比与波形710中的输入脉冲的占空比几乎完全地匹配。
对所公开的实施例的变型是可能的，并且其完全旨在被包括在本公开的范围内。例如，图1中的缓冲器109和115的数量可以被调整以改变复位信号和时钟信号的脉冲宽度。作为另一示例，图1中的D触发器101预期上升沿有效的时钟信号和低有效的复位信号。这仅是非限制性示例。D触发器101可以预期其他类型的时钟信号和复位信号，在这种情况下，简单的逻辑门(例如，反相器)可以被使用来改变脉冲的极性或方向，以匹配D触发器101的预期。另外，尽管在图1的示例中使用了D触发器101，但这仅是示例性的而非限制性的。本领域的技术人员将理解，D触发器101可以由具有相同或相似功能的其他合适的逻辑设备(诸如寄存器)代替。
图9图示了在一些实施例中的对PWM信号进行滤波的方法的流程图。应该理解，图9所示的实施例方法仅仅是许多可能的实施例方法的一个示例。本领域普通技术人员将识别许多变型、替代和修改。例如，如图9所示的各个步骤可以被添加、移除、替换、重新布置和重复。
参考图9，在步骤1010处，逻辑高信号被施加到D触发器的输入端子。在步骤1020处，使用第一电路和第二电路处理PWM信号的第一脉冲以分别生成时钟信号和复位信号，其中第一脉冲具有在预定范围内的占空比，其中时钟信号是正脉冲，并且复位信号是负脉冲。在步骤1030处，时钟信号和复位信号被分别发送到D触发器的时钟端子和复位端子。
实施例可以实现优点。例如，所公开的滤波电路100滤除(例如，移除)具有在预定范围之外的占空比的PWM信号的脉冲，因此移除了可能导致在设置/重置寄存器中的故障的脉冲。滤波电路100将很少或没有失真引入到经滤波的脉冲，这对于对脉冲形状的失真敏感的应用是有利的(例如，高频D类放大器，其具有频率是几兆赫兹(MHz)，例如2MHz或更高的PWM信号)。可以通过调整滤波电路100中的延迟线的预定延迟(例如DelayX)来容易地占空比的预定范围。可以使用全数字单元来实现滤波电路100，这可以使最小化变型的扩散。可以在没有高速时钟的情况下实现滤波电路100。例如，滤波电路100可以仅包括逻辑门、延迟线，其可以在不使用外部高速时钟的情况下而***作。对滤波电路的滤波功能的精确控制可以被实现，并且良好的抗噪性也被实现。
此处总结了本实用新型的示例实施例。从本文提交的整个说明书和权利要求，其他实施例也可以被理解。
示例1.一种用于对脉冲宽度调制(PWM)信号滤波的滤波电路，该滤波电路包括：D触发器，D触发器的输入端子被配置为被耦合到逻辑高信号，D触发器的输出端子被耦合到滤波电路的输出端子；以及被耦合在滤波电路的输入端子和D触发器之间的电路，该电路被配置为：针对具有在预定范围内的占空比的PWM信号的第一脉冲：在D触发器的时钟端子处生成正脉冲作为D触发器的时钟信号；以及在D触发器的复位端子处生成负脉冲作为D触发器的复位信号，其中正脉冲的上升沿与负脉冲的下降沿之间的持续时间等于PWM信号的第一脉冲的持续时间。
示例2.根据示例1的滤波电路，其中D触发器被配置为：使用时钟信号和复位信号在D触发器的输出端子处生成输出脉冲，该输出脉冲与PWM信号的第一脉冲相对应，并具有与第一脉冲相同的持续时间。
示例3.根据示例2的滤波电路，其中该电路被配置为，针对具有在预定范围之外的占空比的PWM信号的第二脉冲：停止生成正脉冲或停止生成负脉冲，从而防止D触发器生成与PWM信号的第二脉冲相对应的输出脉冲。
示例4.根据示例1的滤波电路，其中预定范围基本上是相对于百分之零占空比和百分之一百占空比之间的整个范围居中的。
示例5.根据示例1的滤波电路，其中D触发器的时钟信号是上升沿有效的，并且D触发器的复位信号是低有效的。
示例6.根据示例1的滤波电路，其中PWM信号包括具有在该预定范围内的占空比的第一多个正脉冲，其中针对第一多个正脉冲中的每一个正脉冲：在D触发器的复位信号被电路生成之前，该D触发器的时钟信号被该电路生成。
示例7.根据示例1的滤波电路，其中PWM信号包括第一多个负脉冲，其中针对第一多个负脉冲中的每一个负脉冲：在D触发器的复位信号被电路生成之后，该D触发器的时钟信号被该电路生成。
示例8.根据示例1的滤波电路，其中所述电路包括：具有第一预定延迟的第一延迟线，第一延迟线的输入被耦合到滤波电路的输入端子；第一反相器，第一反相器的输入被耦合到第一延迟线的输出；第一与门，第一与门的第一输入被耦合到第一反相器的输出，第一与门的第二输入被耦合到第一延迟线的输出；以及第二与门，第二与门的第一输入被耦合到第一与门的输出，第二与门的第二输入被耦合到滤波电路的输入端子，并且第二与门的输出被耦合到D触发器的时钟端子。
示例9.根据示例8的滤波电路，其中该电路还包括一个或多个缓冲器，该一个或多个缓冲器耦合在第一反相器的输出与第一与门的第一输入之间。
示例10.根据示例8的滤波电路，其中该电路还包括：具有第二预定延迟的第二延迟线，第二延迟线的输入被耦合到滤波电路的输入端子；第二反相器，第二反相器的输入被耦合到第二延迟线的输出；第三反相器，第三反相器的输入被耦合到第二反相器的输出；与非门，与非门的第一输入被耦合到第二反相器的输出，与非门的第二输入被耦合到第三反相器的输出；或门，或门的第一输入被耦合到与非门的输出，或门的第二输入被耦合到滤波电路的输入端子，或门的输出被耦合到D触发器的复位端子。
示例11.根据示例10的滤波电路，其中该电路还包括耦合在第二反相器的输出与第三反相器的输入之间的一个或多个缓冲器。
示例12.一种用于对脉冲宽度调制(PWM)信号滤波的滤波电路，该滤波电路包括：D触发器和第一电路，该第一电路耦合在滤波电路的输入端子与D触发器的输入时钟端子之间，其中第一电路包括：第一延迟线；第一反相器；第一与门；以及第二与门，其中第一延迟线被耦合在滤波电路的输入端子和第一反相器之间，第一反相器被耦合在第一延迟线和第一与门的第一输入端子之间，并且第一与门的第二输入被耦合到第一延迟线的输出，其中第二与门的第一输入被耦合到滤波电路的输入端子，第二与门的第二输入被耦合到第一与门的输出，第二与门的输出被耦合到D触发器的输入时钟端子。该滤波电路还包括第二电路，该第二电路耦合在滤波电路的输入端子和D触发器的复位端子之间，其中第二电路包括：第二延迟线；第二反相器；第三反相器；与非门；以及或门，其中第二延迟线被耦合在滤波电路的输入端子与第二反相器之间，第三反相器被耦合在第二反相器与与非门的第一输入之间，并且与非门的第二输入被耦合到第二反相器的输出，其中或门的第一输入被耦合到滤波电路的输入端子，或门的第二输入被耦合到与非门的输出，并且或门的输出被耦合到D触发器的复位端子。
示例13.根据示例12的滤波电路，其中D触发器的输入端子被配置为被耦合到逻辑高信号。
示例14.根据示例13的滤波电路，其中D触发器的输入时钟端子被配置为接受具有有效的上升沿的时钟信号，并且D触发器的复位端子被配置为接受具有有效的低电压电平的复位信号。
示例15.根据示例13的滤波电路，其中第一电路还包括一个或多个缓冲器，其中该一个或多个缓冲器串联地耦合在第一反相器和第一与门的第一输入之间。
示例16.根据示例13的滤波电路，其中，第二电路还包括一个或多个缓冲器，其中该一个或多个缓冲器串联耦合在第二反相器和第三反相器之间。
示例17.一种对脉冲宽度调制(PWM)信号滤波的方法，该方法包括：将逻辑高信号施加至D触发器的输入端子；使用第一电路和第二电路处理PWM信号的第一脉冲以分别生成时钟信号和复位信号，其中第一脉冲的占空比在预定范围内，其中时钟信号是正脉冲，复位信号是负脉冲；以及将时钟信号和复位信号分别发送至D触发器的时钟端子和复位端子。
示例18.根据示例17的方法，还包括：通过D触发器在D触发器的输出端子处生成输出信号，该输出信号具有与PWM信号的第一脉冲相同的脉冲宽度。
示例19.根据示例18的方法，还包括：使用第一电路和第二电路处理PWM信号的第二脉冲以分别生成第一信号和第二信号，其中第二脉冲具有占空比在预定范围之外的占空比，其中第一电路被配置为当第二脉冲为正脉冲时，停止生成时钟信号，第二电路被配置为当第二脉冲为负脉冲时，停止生成复位信号；以及将第一信号和第二信号分别发送到D触发器的时钟端子和复位端子。
示例20.根据示例19的方法，其中D触发器被配置为响应于第一信号和第二信号，在D触发器的输出端子处不生成脉冲。
尽管已经参考说明性的实施例描述了本实用新型，但是该描述并非旨在以限制性的意义而被解读。说明性的实施例以及本实用新型的其他实施例的各种修改和组合基于对说明书的参考对于本领域技术人员将是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改或实施例。

Claims (16)

1.一种用于对脉冲宽度调制PWM信号滤波的滤波电路，其特征在于，所述滤波电路包括：
D触发器，所述D触发器的输入端子被配置为被耦合到逻辑高信号，所述D触发器的输出端子被耦合到所述滤波电路的输出端子；以及
被耦合在所述滤波电路的输入端子和所述D触发器之间的电路，所述电路被配置为：针对具有在预定范围内的占空比的所述PWM信号的第一脉冲：
在所述D触发器的时钟端子处生成正脉冲作为所述D触发器的时钟信号；以及
在所述D触发器的复位端子处生成负脉冲作为所述D触发器的复位信号，其中所述正脉冲的上升沿与所述负脉冲的下降沿之间的持续时间等于所述PWM信号的所述第一脉冲的持续时间。
2.根据权利要求1所述的滤波电路，其特征在于，所述D触发器被配置为：使用所述时钟信号和所述复位信号，在所述D触发器的所述输出端子处生成输出脉冲，所述输出脉冲与所述PWM信号的所述第一脉冲相对应，并且具有与所述第一脉冲相同的持续时间。
3.根据权利要求2所述的滤波电路，其特征在于，所述电路被配置为：针对具有在所述预定范围之外的占空比的所述PWM信号的第二脉冲：
停止生成所述正脉冲或停止生成所述负脉冲，从而防止所述D触发器生成与所述PWM信号的所述第二脉冲相对应的输出脉冲。
4.根据权利要求1所述的滤波电路，其特征在于，所述预定范围基本上是相对于百分之零占空比和百分之一百占空比之间的整个范围居中的。
5.根据权利要求1所述的滤波电路，其特征在于，所述D触发器的所述时钟信号是上升沿有效的，并且所述D触发器的所述复位信号是低有效的。
6.根据权利要求1所述的滤波电路，其特征在于，所述PWM信号包括具有在所述预定范围内的占空比的第一多个正脉冲，其中针对所述第一多个正脉冲中的每个正脉冲：
在所述D触发器的所述复位信号被所述电路生成之前，所述D触发器的所述时钟信号被所述电路生成。
7.根据权利要求1所述的滤波电路，其特征在于，所述PWM信号包括第一多个负脉冲，其中针对所述第一多个负脉冲中的每个负脉冲：
在所述D触发器的所述复位信号被所述电路生成之后，所述D触发器的所述时钟信号被所述电路生成。
8.根据权利要求1所述的滤波电路，其特征在于，所述电路包括：
具有第一预定延迟的第一延迟线，所述第一延迟线的输入被耦合到所述滤波电路的所述输入端子；
第一反相器，所述第一反相器的输入被耦合到所述第一延迟线的输出；
第一与门，所述第一与门的第一输入被耦合到所述第一反相器的输出，所述第一与门的第二输入被耦合到所述第一延迟线的所述输出；以及
第二与门，所述第二与门的第一输入被耦合到所述第一与门的输出，所述第二与门的第二输入被耦合到所述滤波电路的所述输入端子，并且所述第二与门的输出被耦合到所述D触发器的所述时钟端子。
9.根据权利要求8所述的滤波电路，其特征在于，所述电路进一步包括被耦合在所述第一反相器的所述输出与所述第一与门的所述第一输入之间的一个或多个缓冲器。
10.根据权利要求8所述的滤波电路，其特征在于，所述电路进一步包括：
具有第二预定延迟的第二延迟线，所述第二延迟线的输入被耦合到所述滤波电路的所述输入端子；
第二反相器，所述第二反相器的输入被耦合到所述第二延迟线的输出；
第三反相器，所述第三反相器的输入被耦合到所述第二反相器的输出；
与非门，所述与非门的第一输入被耦合到所述第二反相器的输出，所述与非门的第二输入被耦合到所述第三反相器的输出；以及
或门，所述或门的第一输入被耦合到所述与非门的输出，所述或门的第二输入被耦合到所述滤波电路的所述输入端子，并且所述或门的输出被耦合到所述D触发器的所述复位端子。
11.根据权利要求10所述的滤波电路，其特征在于，所述电路进一步包括被耦合在所述第二反相器的所述输出与所述第三反相器的所述输入之间的一个或多个缓冲器。
12.一种用于对脉冲宽度调制PWM信号滤波的滤波电路，其特征在于，所述滤波电路包括：
D触发器；
第一电路，被耦合在所述滤波电路的输入端子与所述D触发器的输入时钟端子之间，其中所述第一电路包括：
第一延迟线；
第一反相器；
第一与门；以及
第二与门，其中所述第一延迟线被耦合在所述滤波电路的所述输入端子与所述第一反相器之间，所述第一反相器被耦合在所述第一延迟线与所述第一与门的第一输入之间，并且所述第一与门的第二输入被耦合到所述第一延迟线的输出，其中所述第二与门的第一输入被耦合到所述滤波电路的所述输入端子，所述第二与门的第二输入被耦合到所述第一与门的输出，并且所述第二与门的输出被耦合到所述D触发器的所述输入时钟端子；以及
第二电路，被耦合在所述滤波电路的所述输入端子与所述D触发器的复位端子之间，其中所述第二电路包括：
第二延迟线；
第二反相器；
第三反相器；
与非门；以及
或门，其中所述第二延迟线被耦合在所述滤波电路的所述输入端子与所述第二反相器之间，所述第三反相器被耦合在所述第二反相器与所述与非门的第一输入之间，并且所述与非门的第二输入被耦合到所述第二反相器的输出，其中所述或门的第一输入被耦合到所述滤波电路的所述输入端子，所述或门的第二输入被耦合到所述与非门的输出，并且所述或门的输出被耦合到所述D触发器的所述复位端子。
13.根据权利要求12所述的滤波电路，其特征在于，所述D触发器的输入端子被配置为被耦合到逻辑高信号。
14.根据权利要求13所述的滤波电路，其特征在于，所述D触发器的所述输入时钟端子被配置为接受具有有效的上升沿的时钟信号，并且所述D触发器的所述复位端子被配置为接受具有有效的低电压电平的复位信号。
15.根据权利要求13所述的滤波电路，其特征在于，所述第一电路进一步包括一个或多个缓冲器，其中所述一个或多个缓冲器串联地被耦合在所述第一反相器与所述第一与门的所述第一输入之间。
16.根据权利要求13所述的滤波电路，其特征在于，所述第二电路进一步包括一个或多个缓冲器，其中所述一个或多个缓冲器串联地被耦合在所述第二反相器与所述第三反相器之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114948185A (zh) * 2022-06-09 2022-08-30 北京三春晖医疗器械有限公司 一种脉冲控制电路及脉冲消融装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220376700A1 (en) * 2021-05-19 2022-11-24 Cirrus Logic International Semiconductor Ltd. Filters
TWI820769B (zh) * 2022-06-27 2023-11-01 英屬開曼群島商臉萌有限公司 脈衝信號寬度測量裝置、方法、系統和介質

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432693A (en) * 1993-04-01 1995-07-11 Ford Motor Company Digital pulse width modulator circuit with proportional dither
US7139040B2 (en) * 2003-12-29 2006-11-21 Texas Instruments Incorporated Method to correct non-periodic index event time-of-arrival data in a synchronization system
US7852156B1 (en) * 2009-08-21 2010-12-14 Amazing Microelectronic Corp. Class-D power amplifier having distortion-suppressing function
US10199929B2 (en) * 2016-10-03 2019-02-05 Texas Instruments Incorporated Transient event detector circuit and method
US10341596B1 (en) * 2018-07-26 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Image sensor system, associated timing control circuit thereof and associated method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114948185A (zh) * 2022-06-09 2022-08-30 北京三春晖医疗器械有限公司 一种脉冲控制电路及脉冲消融装置

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