CN211858652U - 一种可控硅型静电放电器件及集成电路 - Google Patents

Abstract

公开了一种可控硅型静电放电器件及集成电路，该可控硅型静电放电器件以传统LDMOS‑SCR器件为基础，将漏端的N阱区拆分为与该N阱区中的第二P掺杂区和第二N掺杂区相匹配的第一N阱区和第二N阱区，提高了N阱区的寄生电阻，使其在ESD放电电流下的压降提升更快，使寄生PNP管的开启速度更快，提高可控硅型静电放电器件的开启速度，提高了静电放电保护水平。该集成电路包括该可控硅型静电放电器件。本实用新型的可控硅型静电放电器件的结构改进简易，在无工艺成本增加的情况下提升了的可控硅型静电放电器件的开启速度，提升了静电放电防护水平。

Description

一种可控硅型静电放电器件及集成电路

技术领域

本实用新型涉及集成电路的静电放电保护技术领域，特别涉及一种可控硅型静电放电器件及集成电路。

背景技术

静电放电(Electro-Static Discharge，ESD)是日常生活中的常见现象，虽不易被人体感知，却会对集成电路产品造成严重威胁。

静电放电现象的模式通常分为几种：人体放电模式(HBM)，机器放电模式(MM)，组件充电放电模式(CDM)。相比于HBM及MM放电，CDM是自身带静电荷的芯片某管脚接触到地，从而引起芯片内部的静电荷转移到地的ESD模式。由于电荷存储在芯片的相对较小的寄生电容中，且CDM模式下的放电回路总电阻很小，因此波形的上升速度非常快，约为0.2～0.4ns，脉冲持续时间约为5ns，峰值电流可以达到同等ESD应力下HBM放电峰值的15～20倍。这就要求ESD防护器件开启速度足够快，且具有高鲁棒性的特点。

据美国国家半导体公司(National-Semiconductor)数据统计表明，现今集成电路由ESD/EOS(Electrical-Over-Stress，过电应力)引起失效的产品占全部的38％。对于高压CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)或高压BCD(bipolar-CMOS-DMOS，一种单片集成工艺)工艺，其广泛的用于制造电源管理、高压驱动以及汽车电子等领域的集成电路产品中。而这类集成电路产品往往工作在大电流、大电压、强电磁干扰环境下，ESD防护器件会出现低鲁棒性、误触发等问题，需要高可靠、高鲁棒性的ESD器件解决防护方案。

对于高压功率集成电路，横向双扩散金属-氧化物-半导体(Lateral DoubleDiffusion Metal-Oxide-Semiconductor，LDMOS)晶体管由于能够承受较高的击穿电压被广泛选用为高压输入/输出管脚的保护器件。LDMOS器件是一种ESD保护器件。图1示出了根据现有技术的传统LDMOS器件的结构示意图。现有的LDMOS器件100包括有P型衬底110、形成于P型衬底110上的相互无交叠的P阱区120和N漂移区130。其中，P阱区120内设置有P掺杂区121和N掺杂区122，隔离层123将P掺杂区121和N掺杂区122分隔开；N漂移区130中设置有N阱区131和栅氧化层140，N阱区131中设置有N掺杂区132；栅氧化层140的两端分别连接至N掺杂区122和N掺杂区132，栅极150设置在栅氧化层140的部分区域上。N掺杂区132上设置有漏电极为阳极，P掺杂区、N掺杂区和栅极上设置有源电极互连为阴极，其中电极层未画出，阳极为静电输入端。

如图1所示的传统LDMOS器件在静电输入端的阳极发生ESD冲击时的工作原理为：当LDMOS晶体管漏区pn结承受的电场强度大于其雪崩击穿临界电场时，漏区载流子在电场加速下获得足够多的能量而发生雪崩倍增效应，产生大量电子空穴对，使漏区电流急剧增加，同时LDMOS晶体管内部寄生的双极型晶体管开启，产生集电极到发射极的电流，并使维持雪崩击穿的电压降低，形成电压减小，电流增大的负阻回滞效应，直至器件达到热击穿烧毁。LDMOS晶体管的触发电压不仅取决于漏区pn结的雪崩击穿临界电场，LDMOS晶体管漂移区的横向耐压也起了很大的作用，有效地提高了LDMOS ESD器件的触发电压，而且可以通过改变漂移区的长度来调节LDMOS ESD器件的触发电压。但LDMOS晶体管内部寄生的双极型晶体管受到基区展宽效应的影响，发生雪崩击穿后会发产生较大的回滞，并且电流迅速上升，进入回滞点时，LDMOS晶体管迅速进入热击穿状态，无法继续进行静电放电。因此，现有的传统LDMOS ESD器件单位面积静电放电电流较小，难以获得较高的ESD保护水平。

图2示出了根据现有技术的传统LDMOS-SCR器件的结构示意图。现有的LDMOS-SCR器件200在P型衬底210上形成有相互无交叠的P阱区220和N漂移区230。P阱区220内设置有P掺杂区221和N掺杂区222，隔离层223将P掺杂区221和N掺杂区222分隔开；N漂移区230中设置有N阱区231和栅氧化层240，N阱区231中设置有N掺杂区232和P掺杂区233，隔离层234隔离N掺杂区232和P掺杂区233；栅氧化层240的两端分别连接至N掺杂区222和P掺杂区233，栅极250设置在栅氧化层240的部分区域上。N掺杂区232和P掺杂区233上设置有漏电极互连为阳极，P掺杂区、N掺杂区和栅极上设置有源电极互连为阴极，其中电极层未画出，阳极为静电输入端。

如图2所示的LDMOS-SCR器件的等效电路图如图3所示，主要由寄生的两个双极型晶体管组合而成，包括PNP管T1和NPN管T2，R1为N阱区的等效寄生电阻，R2为P阱区的等效寄生电阻。当正向ESD脉冲来临时，正电压使得SCR中的N漂移区和P阱区所形成的PN结发生反偏，随着ESD电压逐渐增大，PN结逐渐进入雪崩击穿。PN结雪崩产生的空穴从N阱区流入P阱区，最后被P阱区中的P掺杂区收集产生电流；同样的，产生的电子从P阱区流入N阱区最后被N阱区的N掺杂区收集产生电流。由于N阱区和P阱区都存在寄生电阻R1以及R2，所以会在N阱区及P阱区上形成压降。当N阱区或者P阱区上的压降达到0.7V时，寄生三极管NPN或者PNP其中一个就会开启。当一个三极管开启后，其集电极上产生电流所导致的压降又会马上使另一个寄生三极管开启。最终两个三极管形成开路正反馈机制，SCR完全开启，形成一条低阻的通路。当N阱区和P阱区的寄生电阻R1以及R2较小时，则需要更大的ESD电流来触发SCR路径开启，造成SCR开启缓慢，以致静电放电不及时而损坏***。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种可控硅型静电放电器件及集成电路，从而提高静电放电防护的响应速度。

根据本实用新型的一方面，提供一种可控硅型静电放电器件，其特征在于，包括：

衬底；

P阱区，位于所述衬底中；

漂移区，位于所述衬底中，且与所述P阱区无交叠；

第一P掺杂区和第一N掺杂区，位于所述P阱区中，所述第一P掺杂区较所述第一N掺杂区远离所述漂移区；

第一N阱区和第二N阱区，位于所述漂移区中，且彼此间距大于零；

第二P掺杂区和第二N掺杂区，分别位于所述第一N阱区和所述第二N阱区中，所述第二P掺杂区较所述第二N掺杂区靠近所述P阱区；

栅氧化层，设置在所述P阱区和所述N阱区之间，一端与所述第一N掺杂区接触，另一端与所述第二P掺杂区接触；

多晶硅层，设置在所述栅氧化层上。

可选地，所述第一N阱区与所述第二N阱区的间距可调节。

可选地，所述第一P掺杂区、所述第一N掺杂区和所述栅层均与所述可控硅型静电放电器件的阴极电连接，所述第二P掺杂区和所述第二N掺杂区均与所述可控硅型静电放电器件的阳极电连接。

可选地，所述栅氧化层包括连续的第一段和第二段，所述第一段的厚度小于所述第二段的厚度，所述第一段延伸至所述第一N掺杂区，所述第二段延伸至所述第二P掺杂区，所述第二段位于所述漂移区中。

可选地，所述多晶硅层为与所述栅氧化层相匹配的阶梯结构，且完全覆盖所述第一段，部分覆盖所述第二段。

可选地，所述P阱区与所述漂移区的间距大于零。

根据本实用新型的另一方面，提供一种集成电路，其特征在于，包括：

根据本实用新型的一方面提供的可控硅性静电放电器件。

本实用新型提供的可控硅型静电放电器件以传统LDMOS-SCR器件为基础，将漏端的N阱区拆分为与该N阱区中的第二P掺杂区和第二N掺杂区相匹配的第一N阱区和第二N阱区，提高了N阱区的寄生电阻，使其在ESD放电电流下的压降提升更快，使寄生PNP管的开启速度更快，提高可控硅型静电放电器件的开启速度，提高了静电放电保护水平。

横向结构N阱区数量的改变无需在制作工艺中额外增加图形化掩膜的用量，不会带来工艺成本的增加，可行性高。

N阱区的寄生电阻大小受第一N阱区和第二N阱区的间距影响，调节该间距可实现触发电压的调节。

栅氧化层位于漂移区中的第二段部分的厚度厚，可以提升电流驱动能力，提升器件开启电流提升速度，提高器件静电防护开启速度。

本实用新型的集成电路包括本实用新型提供的可控硅型静电放电器件，其静电放电防护的响应速度快，静电放电保护可靠性高。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的传统LDMOS器件的结构示意图；

图2示出了根据现有技术的传统LDMOS-SCR器件的结构示意图；

图3示出了根据现有技术的传统LDMOS-SCR器件的等效电路图；

图4示出了根据本实用新型的可控硅型静电放电器件的结构示意图；

图5示出了根据本实用新型的可控硅型静电放电器件和现有技术的LDMOS-SCR器件的性能比较图。

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。

图4示出了根据本实用新型的可控硅型静电放电器件的结构示意图。如图所示，本实用新型的可控硅型静电放电器件300在P衬底310上包括彼此无交叠的P阱区320和N漂移区330。漂移区330的深度大于P阱区320的深度。

N漂移区330和P阱区320的间距大于零，可以抑制P阱区对漂移区空穴的抽取作用,进而有利于提高空穴浓度，减小导通压降。

P阱区320中设置有P掺杂区321、N掺杂区322和隔离层323，隔离层323将P掺杂区321和N掺杂区322分隔开。

N漂移区330中设置有分隔开的N阱区331和N阱区332，N阱区331中设置有P掺杂区333，N阱区332中设置有N掺杂区334，隔离层335将P掺杂区333和N掺杂区334分隔开，其中，P掺杂区333和N掺杂区334构成漏端。

栅氧化层340设置在P掺杂区333和N掺杂区322之间。多晶硅层350设置在栅氧化层340上部分区域。在本实施例中，栅氧化层340包括厚度不同的连续的第一段和第二段，其中，第一段的厚度小于第二段，第二段位于N漂移区330中，一端与第一段连接，另一端延伸至P掺杂区333的边缘区域；第一段延伸至N掺杂区322的边缘区域。多晶硅层350与该栅氧化层240相匹配而设计为阶梯结构，且完全覆盖栅氧化层340的第一段，覆盖第二段的部分区域。高厚度的栅氧化层还可以提升器件的大电流负载能力，提升耐压性，提高器件的鲁棒性。多晶硅层350与栅氧化层340匹配设计，可优化相应的电学特性，提升可靠性。栅氧化层还可以作为形成掺杂区的掩膜。

P掺杂区321、N掺杂区322、P掺杂区333、N掺杂区334和多晶硅层350上还设置有未画出的电极层，其中，P掺杂区321、N掺杂区322P和多晶硅层350的电极层互连构成阴极，P掺杂区333和N掺杂区334的电极层互连构成阳极，阳极为静电电压输入端，阴极可接地。

本实用新型实施例的可控硅型静电放电器件300与图2所示的传统LDMOS-SCR器件200的等效电路图相同，其主要区别在于：本实用新型的可控硅型静电放电器件300漏端的P掺杂区333和N掺杂区334对应的N阱区分隔为N阱区331和N阱区332，以提高寄生电阻R1，加快寄生电阻R1的压降随静电放电电流的提升速度，加快寄生晶体管的开启速度(寄生电阻R1压降更快达到0.7V，以快速开启寄生PNP晶体管T1，从而开启整个SCR路径)，从而减小了SCR路径开启所需的触发电流，提升了SCR的开启速度。

其中，N阱区332和N阱区331的间距可以根据需求调整，实际参数并不唯一固定，间距越大，N阱区寄生电阻越大，开启速度越快。

并且，结构的改进在于横向结构的阱区数量的增加，无纵向的层结构的增加，即在器件的制作工艺中无需增加图形化掩膜的层数，可以在不增加工艺成本的情况下即可获得本实用新型的开启速度快的可控硅型静电放电器件。且本实用新型的可控硅型静电放电器件的工艺适用性高，可以采用高压硅局部氧化隔离(Local Oxidation ofSilicon)技术来实现隔离层制作，或采用其他高压工艺也适用。

图5示出了根据本实用新型的可控硅型静电放电器件和现有技术的LDMOS-SCR器件的性能比较图。如图所示，本实用新型的可控硅型静电放电器件(也可称为SCR器件)和传统SCR器件(图2所示的LDMOS-SCR器件)的TLP(Transmission Line Pulse，传输线脉冲)曲线大体形貌相同，即具有基本的静电放电保护功能，且具有高鲁棒性。进一步地，本实用新型的SCR器件的触发电压低，触发电流小，在较小的ESD电流下就能形成触发，进而回滞泄放ESD电流，其开启时间大大缩短。触发电压低，对被保护器件的保护可靠性高。二次击穿电流高于传统SCR器件的二次击穿电流，具有更强的鲁棒性，具有更高的ESD保护水平。

本实用新型的可控硅型静电放电器件以传统LDMOS-SCR器件为基础，将漏区的N阱区分隔为与漏区N阱区的P掺杂区和N掺杂区相匹配的两个N阱区，以增加寄生PNP晶体管的寄生阱区电阻，降低可控硅型静电放电器件的可控硅静电放电路径的开启电流，使得在较小的ESD电流下就能触发SCR路径，缩短器件开启时间，使得其能在CDM模式下快速开启，起到对应用了该可控硅型静电放电器件的集成电路有效地防护。器件整体结构简易有效，在传统器件基础上进行简单改进，具有优良的实用性。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种可控硅型静电放电器件，其特征在于，包括：

衬底；

P阱区，位于所述衬底中；

漂移区，位于所述衬底中，且与所述P阱区无交叠；

第一P掺杂区和第一N掺杂区，位于所述P阱区中，所述第一P掺杂区较所述第一N掺杂区远离所述漂移区；

第一N阱区和第二N阱区，位于所述漂移区中，且彼此间距大于零；

第二P掺杂区和第二N掺杂区，分别位于所述第一N阱区和所述第二N阱区中，所述第二P掺杂区较所述第二N掺杂区靠近所述P阱区；

栅氧化层，设置在所述P阱区和所述N阱区之间，一端与所述第一N掺杂区接触，另一端与所述第二P掺杂区接触；

多晶硅层，设置在所述栅氧化层上。

2.根据权利要求1所述的可控硅型静电放电器件，其特征在于，

所述第一N阱区与所述第二N阱区的间距可调节。

3.根据权利要求1所述的可控硅型静电放电器件，其特征在于，

所述第一P掺杂区、所述第一N掺杂区和所述栅氧化层均与所述可控硅型静电放电器件的阴极电连接，所述第二P掺杂区和所述第二N掺杂区均与所述可控硅型静电放电器件的阳极电连接。

4.根据权利要求1所述的可控硅型静电放电器件，其特征在于，

所述栅氧化层包括连续的第一段和第二段，所述第一段的厚度小于所述第二段的厚度，所述第一段延伸至所述第一N掺杂区，所述第二段延伸至所述第二P掺杂区，所述第二段位于所述漂移区中。

5.根据权利要求4所述的可控硅型静电放电器件，其特征在于，

所述多晶硅层为与所述栅氧化层相匹配的阶梯结构，且完全覆盖所述第一段，部分覆盖所述第二段。

6.根据权利要求1所述的可控硅型静电放电器件，其特征在于，

所述P阱区与所述漂移区的间距大于零。

7.一种集成电路，其特征在于，包括：

根据权利要求1至6任一项所述的可控硅性静电放电器件。

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