CN210380809U

CN210380809U - 一种低工作电压的快速下行电平移位电路

Info

Publication number: CN210380809U
Application number: CN201921693101.6U
Authority: CN
Inventors: 张允武; 方子木; 孟凡喆; 李冬冬; 吴彩虹
Original assignee: Wuxi Anqu Electronics Co ltd
Current assignee: Wuxi Anqu Electronics Co ltd
Priority date: 2019-10-10
Filing date: 2019-10-10
Publication date: 2020-04-21
Anticipated expiration: 2029-10-10

Abstract

一种低工作电压的快速下行电平移位电路，采用MOS管作线性电阻替代20181084311申请中的简单电阻并采用两路由PMOS管组成的反馈回路，通过PMOS管在需要输出低电平的时候导通输出与低侧低电平VSS的支路，加快输出电平降低到低电平的传输过程，降低了由增加电阻而导致的传输延时，有效降低了电平移位电路的延时，解决了信号过于滞后的问题，使下行电平移位电路能够快速工作。可适用于HVIC内高侧电平向低侧电平的信号转换过程，在更大的工作电压范围能够保证各类保护信号更完整的传递，更快速的工作速度能够更好地适应不同的工作环境，从而更好地保护到HVIC电路，提高了保护模块的保护效率。

Description

一种低工作电压的快速下行电平移位电路

技术领域

本实用新型涉及电平移位电路，尤其涉及能够快速将高压电平的输入信号变换为低压电平的输出信号的一种低工作电压的快速下行电平移位电路。

背景技术

随着电子电力技术的飞速发展，特别是IGBT和MOSFET等高频自关断元器件应用的日益广泛，驱动电路的设计就显得十分重要，尤其是高压集成电路HVIC驱动。良好的驱动电路能够保证HVIC芯片的高性能运作，比如出色的***可靠性和效率等。目前的消费与工业应用中，HVIC被广泛运用于多个领域，如变频电机驱动，开关电源以及电子镇流器等。

本实用新型是本申请人2018108431121和2018212144290同时申请的后续申请，图1、 2、3也是在先申请中列举的现有技术。

图1中，HVIC驱动电路包括高压区与低压区。高压区工作在较高的电平范围内，其高侧高电平为VB，高侧低电平为VS；低压区工作在较低的电平范围内，其低侧高电平为VCC，低侧低电平为VSS。在图1传统的HVIC驱动电路中，一般还包含高侧保护电路，在虚线框标出的高压区中就包含着保护信号产生电路。高侧保护电路的作用是通过传递保护信号，如死区保护信号、欠压信号、过压信号等，来改变电路的逻辑，控制电路的开关状态来保护所驱动的电路不受到损坏。高侧保护电路所产生的信号需要控制低侧的开关状态，那么就需要将保护电路产生的保护信号传递到低侧的逻辑控制电路中去。如图1 所示，保护信号需要从高侧欠压检测电路传递到低侧信号输出电路，以控制电路的开关状态，从而改变低侧输出LO信号。这个过程中两个模块之间具有不同的电平，传递的保护信号需要经过一个电平移位电路，才可以将高侧保护信号传递给低侧。这种将较高电平的高压转换为低压的电平移位电路，一般统称为下行电平移位电路。

传统的下行电平移位电路主要是采用一个由NMOS管锁存器结构来实现电平的转换，如图2，利用NMOS管MN1和MN2栅源交叉耦合形成正反馈环路，加速输入信号的转换速率，降低锁存器的传输延时；PMOS管MP1和MP2为输入信号开关管，控制信号的传输。但是由于电路在垂直方向上没有做任何的高低侧电平耐压结构，如果高压区高侧高电平VB比较高，将会使较大的电压落在MOS管的两端，这将会导致MOS管源漏击穿等后果，因此传统下的下行电平移位电路无法满足高压***应用。

现有技术中，有多种方案可以很好地解决图2电路耐压问题，目前一种常见的方法是采用包含两级共栅耐压结构的一种垂直下行电平移位电路，其电路原理图如图3所示。该电路采用了高侧共源级开关传输结构，分别用PMOS管MP1和MP2形成两条共源开关的结构，将输入信号IN1与IN2传输到共栅极耐压结构中。共栅极耐压结构利用两级由 NMOS管MN1、MN2和PMOS管MP1和MP2组成，晶体管Q1和Q2起到钳位的作用，连接在NMOS管MN1和MN2的栅源两端，防止NMOS管漏端电流过大。NMOS管MN3 和MN4交叉耦合相连形成锁存器结构，栅端分别连接输出信号OUT2与输出信号OUT1。输出信号OUT1和OUT2经过类似RS触发器的双端转单端模块将输入的信号再传输到图 1所示的低侧信号输出电路。NMOS管MN1和MN2与PMOS管MP3和MP4组成的两级共栅结构用于耐压高侧电平与低侧电平，因此需要晶体管Q1和Q2对其栅源之间进行钳位以防止漏电流过大使MOS管击穿。相应的，虽然这种结构解决了高低侧电平之间的耐压的问题，但是在高压区高侧高电平VB至高侧低电平VS之间的电压较低时，会使得 NMOS管MN3、MN4的栅压较低，MN3和MN4不能够正常工作，导致了整个电路不能正常的工作。

为了克服图2、3存在的技术缺陷，本申请人提交的2018108431121和2018212144290 在先申请如图4，采用在锁存结构中的NMOS管的栅极前连接电阻的方式，为NMOS管提供栅压，以此方式保证电路能够在较低的工作电压VB下工作。其高侧共源级开关传输结构与共源共栅耐压结构与图3所示并无本质区别，二极管D1和D2同样是起到钳位作用防止NMOS管的漏电流过大。在低侧的锁存结构中，电阻R1的一端连接NMOS管 MN3的漏极，另一端连接NMOS管MN4的栅极；电阻R2的一端连接NMOS管MN4 的漏极，另一端连接NMOS管MN3的栅极。从NMOS管MN3和MN4的漏极分别引出输出节点OUT2和OUT1。当有电流流经电阻R1和R2时，将在电阻的两端形成电压差，通过电阻分压提高了NMOS管MN3和MN4的栅极电压，从而保证即使工作电压VB较低，NMOS管MN3和MN4仍然能够正常的导通，整体下行电平移位电路功能不会出现异常。

然而，图4电路结构存在着响应速度过慢的技术缺陷。众所周知，MOSFET器件的一个重要特性是在其端口之间存在着寄生电容，比如在漏端和栅端，存在着漏栅寄生电容，伴随着分压电阻R1和R2的引入，电路中NMOS管MN3的漏栅寄生电容和R1、NMOS 管MN4的漏栅寄生电容和R2串联，都会形成RC迟滞，从而导致整体电路的输出端响应会产生一定的延时，电路的响应速度将会受到负面影响，当输入信号的速度较快时电路输出将产生失真，即下行电平移位电路不能够快速工作。

发明内容

为解决本申请人2018108431121和2018212144290存在的电路的响应速度过慢、下行电平移位电路不能够快速工作的缺点，本实用新型提供了一种低工作电压的快速下行电平移位电路，对2018108431121和2018212144290中包括高侧输入网络、共栅耐压电路和低侧锁存电路的下行电平移位电路中的低侧锁存电路进行了改进，以实现有效降低电平移位电路的延时，解决信号过于滞后的问题，使下行电平移位电路能够快速工作。

为实现上述发明目的，本实用新型采用的技术方案是：一种低工作电压的快速下行电平移位电路，用于将高压区中的保护信号产生电路产生的较高电平的保护信号转换成低电平信号，传递给低压区中的低侧信号输出电路，包括依次连接的高侧输入网络、共栅耐压电路和低侧锁存电路，高侧输入网络输入较高电平的保护信号，经共栅耐压电路传递给低侧锁存电路，低侧锁存电路输出两路低电平信号经双端转单端电路输出给低压区中的低侧信号输出电路，以控制低侧信号输出电路的开关状态，从而改变低侧输出信号LO，其中：

高侧输入网络包括PMOS管MP1、PMOS管MP2和反相器INV，PMOS管MP1的源极和PMOS管MP2的源极均连接高压区高侧高电平VB，反相器INV的输入信号IN 为保护信号产生电路产生的保护信号，PMOS管MP1的栅极连接反相器INV的输入端即输入信号IN，反相器INV的输出端连接PMOS管MP2的栅极，PMOS管MP1的漏极和 PMOS管MP2的漏极分别为高侧输入网络两条支路的输出端,连接至共栅耐压电路；

共栅耐压电路包括PMOS管MP3和PMOS管MP4，NMOS管MN1和NMOS管MN2 以及二极管D1和二极管D2；PMOS管MP3的源极连接高侧输入网络中PMOS管MP1 的漏极，PMOS管MP4的源极连接高侧输入网络中PMOS管MP2的漏极，PMOS管MP3 的栅极与PMOS管MP4的栅极互连并连接高压区高侧低电平VS，PMOS管MP3的漏极连接NMOS管MN1的漏极，PMOS管MP4的漏极连接NMOS管MN2的漏极，NMOS 管MN1的栅极与NMOS管MN2的栅极互连并连接低压区低侧高电平VCC，NMOS管 MN1的源极连接二极管D1的正极，NMOS管MN2的源极连接二极管D2的正极，二极管D1的负极与二极管D2的负极互连并连接NMOS管MN1的栅极与NMOS管MN2的栅极的互连端即低压区低侧高电平VCC，NMOS管MN1的源极和NMOS管MN2的源极分别为共栅耐压电路两条支路的输出端连接至共栅耐压电路；

其特征在于：所述低侧锁存电路包括NMOS管MN3、MN4、MN5、MN6、MN7和MN8， PMOS管MP5和MP6，NMOS管MN5的漏极作为低侧锁存电路的一个输入端连接共栅耐压电路中NMOS管MN1的源极以及NMOS管MN5的栅极、NMOS管MN7的栅极、 NMOS管MN4的栅极和PMOS管MP5的源极，NMOS管MN6的漏极作为低侧锁存电路的另一个输入端连接共栅耐压电路中NMOS管MN2的源极以及NMOS管MN6的栅极、 NMOS管MN8的栅极、NMOS管MN3的栅极和PMOS管MP6的源极，NMOS管MN7 的源极连接NMOS管MN3的漏极和PMOS管MP5的栅极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，NMOS管MN8的源极连接NMOS管MN4的漏极和PMOS管MP6的栅极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号 OUT1，NMOS管MN3的源极、NMOS管MN4的源极以及PMOS管MP5的漏极和PMOS 管MP6的漏极均连接低压区低侧低电平VSS。

所述低侧锁存电路中的PMOS管MP5和MP6的栅极及漏极的连接关系可予以改变，PMOS管MP5的漏极连接NMOS管MN3的漏极和NMOS管MN7的源极并输出低电平信号OUT2，PMOS管MP6的漏极连接NMOS管MN4的漏极和NMOS管MN8的源极并输出低电平信号OUT1，PMOS管MP5的栅极连接低电平信号OUT1，PMOS管MP6 的栅极连接低电平信号OUT2。

所述低侧锁存电路中的PMOS管MP5和MP6的连接关系可予以改变并增设PMOS 管MP7和MP8，PMOS管MP5的源极连接NMOS管MN5的漏极和PMOS管MP7的源极，PMOS管MP5的漏极连接NMOS管MN3的漏极和NMOS管MN7的源极以及PMOS 管MP7的栅极并输出低电平信号OUT2，PMOS管MP6的源极连接NMOS管MN6的漏极和PMOS管MP8的源极，PMOS管MP6的漏极连接NMOS管MN4的漏极和NMOS 管MN8的源极以及PMOS管MP8的栅极并输出低电平信号OUT1，PMOS管MP5的栅极连接低电平信号OUT1，PMOS管MP6的栅极连接低电平信号OUT2，PMOS管MP7 的漏极和PMOS管MP8的漏极均连接低压区低侧低电平VSS。

上述PMOS管MP5、MP6、MP7和MP8分别可以用NMOS管MN9、MN10、MN11 和MN12替代并增设反相器INV1和INV2，NMOS管MN3、MN4、MN5、MN6、MN7 和MN8的连接关系不变，NMOS管MN9的漏极连接NMOS管MN5的漏极和NMOS 管MN11的漏极，NMOS管MN9的源极连接NMOS管MN7的源极、NMOS管MN3的漏极和反相器INV1的输入端并输出低电平信号OUT2，反相器INV1的输出端连接NMOS 管MN11的栅极，NMOS管MN11的源极连接低压区低侧低电平VSS，NMOS管MN10 的漏极连接NMOS管MN6的漏极和NMOS管MN12的漏极，NMOS管MN10的源极连接NMOS管MN8的源极、NMOS管MN4的漏极和反相器INV2的输入端并输出低电平信号OUT1，反相器INV2的输出端连接NMOS管MN12的栅极，NMOS管MN12的源极连接低压区低侧低电平VSS，NMOS管MN9的栅极连接反相器INV2的输出端，NMOS 管MN10的栅极连接反相器INV1的输出端。

与现有技术相比，本实用新型的优点及有益效果是：

(1)本实用新型利用MOS管作线性电阻，具有直接采用简单电阻所不具备的优点。利用NMOS管的线性电阻特性为锁存结构提供栅压，当温度上升时NMOS管的等效电阻均增大，从而提高了锁存结构的栅压，保证了锁存结构正常的开启。这里采用NMOS管作为线性电阻能够使下行电平移位电路具有更好的温度特性。

(2)本实用新型采用了两路由PMOS管组成的反馈回路，通过PMOS管在需要输出低电平的时候导通输出与低侧低电平VSS的支路，加快输出电平降低到低电平的传输过程，降低了由增加电阻而导致的传输延时，有效降低了电平移位电路的延时，解决了信号过于滞后的问题，使下行电平移位电路能够快速工作，适应实际运用的要求。

(3)本实用新型的下行电平移位电路应用于HVIC内高侧电平向低侧电平的信号转换过程，更大的工作电压范围能够保证各类保护信号更完整的传递，更快速的工作速度能更好地适应不同的工作环境，从而更好地保护到HVIC电路，提高了保护模块的保护效率。

附图说明

图1是传统电平移位电路的电路框图；

图2是传统的下行电平移位电路的电路图；

图3是现有技术下带共栅耐压结构的下行电平移位电路的电路图；

图4是本申请人之前申请的低工作电压的下行电平移位电路的电路图；

图5是本实用新型为提高锁存结构栅极响应速度的实施电路图；

图6是本实用新型为提高锁存结构漏极输出响应速度的实施电路图；

图7是将图5和图6结合的快速下行电平移位电路的实施电路图；

图8是图7电路采用NMOS管作反馈支路的实施电路图；

图9是采用了几种响应优化前后所得到的输出波形对比图。

具体实施方式

以下结合附图及实施例对本实用新型进一步进行描述，所举的实例只用于解释本发明，并非用于限定本实用新型的范围。

本实用新型是本申请人2018108431121和2018212144290(图4)的后续申请，在高侧电平VB比较低的情况下能够快速地工作。其电路架构包括高侧输入网络、共栅耐压电路和低侧锁存电路，其中的高侧输入网络和共栅耐压电路与图4相同，但对低侧锁存电路进行了改进。

如图5，高侧输入网络(与图4相同)中，两路PMOS共源网络由PMOS管MP1、 PMOS管MP2和一级反相器INV组成，PMOS管MP1和MP2的源极均连接高侧高电位 VB，反相器INV的输入端连接到输入信号电平IN，PMOS管MP1的栅极连接反相器INV 的输出端，PMOS管MP2的栅极直接连接到输入信号电平IN，PMOS管MP1的漏端为高侧输入网络的输出支路之一，PMOS管MP2的漏端为高侧输入网络的另一条输出支路， PMOS管MP1和MP2起到控制电路开关的作用，分别在输入电平信号的上升沿和下降沿导通各自的支路，将高电平信号输出到下一级的共栅耐压电路。

在高侧输入网络中需要注意的是，不论输入信号IN为高电平还是低电平，PMOS管MP1和MP2中只会导通一个，另一个因输入信号反相的关系而关断。如果IN输入高电平(设电压大小为V_in)，则此时PMOS管MP1开启，MP2关断。为保证PMOS管MP2 关断，必须有|V_gsp2|<|V_tp2|，即VB-V_in<|V_tp2|，其中V_gsp2为PMOS管MP2的栅源电压，V_tp2为PMOS管MP2的阈值电压。设PMOS管MP1的漏极电压为V_dp1，则为了使PMOS管 MP3长通需要满足V_dp1-VS>|V_tp3|，其中V_tp3为PMOS管MP3的阈值电压。一般情况下， PMOS管MP1的漏极电压V_dp1满足V_dp1＝VB-|V_dsp1|，其中V_dsp1为PMOS管MP1的源漏电压，由于V_dsp1的电压很低趋近于0，因此为了PMOS管MP3长通只需要做到 VB-VS>|V_tp3|。同理可得，如果IN输入低电平，为了使PMOS管MP1关断必须有 VB-V_in<|V_tp1|，其中V_tp1为PMOS管MP1的阈值电压，为了使PMOS管MP4长通只需要做到VB-VS>|V_tp4|，其中V_tp4为PMOS管MP4的阈值电压。输入网络的功能主要是将输入信号IN传递到低侧输出网络，因此MP1-MP3和MP2-MP4采用Cascode共源共栅结构就可以满足要求。

如图5，高侧输入网络将输入信号传递到低侧输出网络，低侧输出网络中用于接收信号输入的器件为NMOS管MN1和MN2。NMOS管MN1和MN2的栅极连接低侧高电平 VCC，形成共栅输入电路。NMOS管MN1和MN2的结构与高侧PMOS管MP3和MP4 的结构类似，共同形成共栅耐压结构，起到隔离高低侧电平的效果。

共栅耐压电路(与图4相同)中，共栅耐压电路由两路两级共栅结构构成，两级共栅结构分别用PMOS管和NMOS管实现，PMOS管MP3和MP4为PMOS共栅结构，其栅极均连接高侧电路低电平VS，其中PMOS管MP3的源极为共栅耐压结构的输入之一，连接到高侧输入网络中PMOS管MP1的输出端即漏极，PMOS管MP4的源极为共栅耐压结构的另一支输入，连接到高侧输入网络中PMOS管MP2的输出端即漏极。NMOS管 MN1和MN2为NMOS共栅结构，其栅极均连接低侧高电平VCC，其中NMOS管MN1 的源极为共栅耐压结构的输出之一，连接到低侧的锁存电路中，NMOS管MN2的源极为共栅耐压结构的另一支输出，连接到低侧的锁存电路的另一端。其中NMOS管MN1和 PMOS管MP3的漏极相连，NMOS管MN2和PMOS管MP4的漏极相连。除此之外，由于输入信号来源于高侧输出，NMOS管MN1和MN2的漏极会达到很高的电平，为了防止NMOS管MN1和MN2的漏极电流过大，NMOS管MN1和MN2的栅源之间需要连接钳位二极管D1和D2，用于防止栅源之间的压差太大导致栅源击穿。两个钳位二极管分别连接在NMOS管MN1和MN2的栅源两端。其中二极管D1的正极连接NMOS管MN1 的源极，负极连接NMOS管MN1的栅极；二极管D2的正极连接NMOS管MN2的源极，负极连接NMOS管MN2的栅极。通过二极管的钳位作用，限制了NMOS管的漏端电流，防止器件损坏。

图5中，本实用新型的低侧锁存电路与图4相比做了改进，图4中的电阻R1和R2 被PMOS管MP5、MP6以及NMOS管MN5、MN6、MN7、MN8取代。NMOS管MN3 和MN4交叉耦合形成了锁存结构，MN3的漏极作为低侧网络的输出节点，MN4的漏极作为低侧网络的另一个输出节点。当输入信号IN为高电平时MP1导通MP2关断，当输入信号IN为低电平时MP2导通MP1关断，因此MP1-MP3-MN1支路和MP2-MP4-MN2 支路在时序信号输入下只会有一路导通，另一路关断。假设输入信号IN为高电平，通过 MP1-MP3-MN1支路输入信号将MN1的源端电压提高到高电平。因为MN1的源极连接着MN4的栅极，所以MN4的栅极电平为高电平，MN4导通。MN4的漏极输出一个低电平信号，即输出信号OUT1为低电平，MN3关断。反之同理，当输入信号IN为低电平时，MN3导通，MN4关断。

图5中，NMOS管MN5、MN7和MN6、MN8均起到线性分压电阻的作用，分别连接在MN3的漏极与MN4的栅极之间和MN4的漏极与MN3的栅极之间。分压电阻的作用体现在当有电流流过电阻时，分压电阻两端的电压将会直接提高MN3和MN4的栅压，以防止当高侧工作电压VB降低时MN3和MN4不能够正常的导通。此举是为了降低高侧的最小工作电压VB。除此之外，还采用了两条由PMOS器件形成的反馈支路，分别包含PMOS管MP5和MP6，栅极均分别连接在各自的输出端口，其目的就是为了减小因引入了分压电阻而带来的上述的传播延时。其中，MP5的栅极连接MN3的漏极并输出信号 OUT2，MP5的漏极连接低侧低电平VSS，MP5的源极连接MN5的漏极。对称地，MP6 的栅极连接MN4的漏极并输出信号OUT1，MP6的漏极连接低侧低电平VSS，MP6的源极连接MN6的漏极。一般来说，集成工艺当中的MOS器件其各极之间均存在着寄生电容，例如在NMOS管MN3的栅漏之间就存在着寄生电容C_gd3,。设由NMOS管MN5 和MN7组成的MOS电阻的大小为R1，则电阻R₁与C_gd3将形成一个RC串联结构，在这个RC结构中，时间常数的大小为R₁C_gd3；工程上认为，当RC串联响应时间达到5倍时间常数时，电容的放电过程基本结束，电路达到稳态，而这段时间就是引入了电阻R₁给整体电路带来的充放电延时。同理，设引入MOS电阻MN6和MN8的阻值大小为R₂， NMOS管MN4栅漏之间的寄生电容大小为C_gd4，则支路时间常数为R₂C_gd4。

图5中两条由PMOS器件形成的反馈支路降低传播延时的原理如下：假设输入信号IN变化为低电平，此时MP1-MP3-MN1支路导通，将NMOS管MN4的栅极置为高电平， NMOS管MN4开启，将输出支路OUT1信号置为低电平。假设没有引入反馈回路，由于 MP2-MP4-MN2支路关断，MN6的漏端要通过等效电阻R₁向VSS放电才能达到低电平，从而产生了放电延时，而引入MP6之后，由于MN4已经将漏极，即MP6的栅极降低至低电平，因此MP6直通，将MP6的源端，即MN6的漏端和MN3的栅极降低至低电平，MN3关断，输出OUT2信号通过MOS电阻被提高到高电平。同样的，假设输入信号IN 变化为高电平，此时MP2-MP4-MN2支路导通，将MN3的栅极置为高电平，MN3开启，将输出支路OUT2信号置为低电平。假设没有引入反馈回路，由于MP1-MP3-MN1支路关断，MN5的漏端要通过等效电阻R₂向VSS放电才能达到低电平，从而产生了放电延时，而引入MP5之后，由于MN3已经将漏极，即MP5的栅极降低至低电平，因此MP5 直通，将MP5的源端，即MN5的漏端和MN4的栅极降低至低电平，MN4关断，输出 OUT1信号通过MOS电阻被提高到高电平。引入由PMOS管MP5和MP6组成的反馈回路，其主要目的是当锁存结构中NMOS管的一端漏极电压降低时，将这个低电平更快地传输给另一端的栅极，提高锁存结构的栅极响应，因此图5实施方案旨在提高栅极响应。

然而当输入信号IN转化为低电平时，输出OUT2信号仍然通过MOS电阻提高到高电平，当输入信号IN转化为高电平时，输出OUT1信号仍然通过MOS电阻提高到高电平，旨在提高栅极响应的实施方案的图5并不足以完全消除引入MOS电阻带来的充放电延时。

图6实施方案是加快MOS电阻为锁存结构的漏极充电的过程，旨在提高锁存结构的漏极响应。与图5相比，电路结构基本相同，不同的是反馈回路接入的部位。PMOS管 MP5的源极连接NMOS管MN5的漏极，MP5的漏极连接NMOS管MN3的漏极即OUT2 输出节点，MP5的栅极连接OUT1输出节点；PMOS管MP6的源极连接NMOS管MN6 的漏极，MP6的漏极连接NMOS管MN4的漏极即OUT1输出节点，MP6的栅极连接OUT2 输出节点。在引入反馈回路MP5和MP6之前，假设输入信号IN转化为低电平，则 MP1-MP3-MN1支路导通使NMOS管MN5的漏端电平提高，输出节点OUT2需要等待充电过程才能够提升至高电平。但是因为NMOS管MN3存在着寄生电容C_ds3，在输入信号 IN转化为低电平之前NMOS管MN3保持导通的状态，因此在NMOS管MN3收到栅极电平由高到低的快速切换时，将会保持一段时间的导通状态再关断。在这段导通的时间里一方面输出节点OUT2通过MOS电阻充电，另一方面又在通过短暂导通的NMOS管MN3 向VSS电平放电，结果表现为输出电平OUT2上升速度较慢，即NMOS管MN3的漏极响应速度较慢。当输入信号IN转化为高电平时同理，输出电平OUT1上升速度较慢，即 NMOS管MN4的漏极响应速度较慢。

为了解决漏极响应较慢的问题，图6实施方案将反馈回路直接连接在MOS电阻的两端，旨在当输入信号IN电平切换时通过反馈回路的导通为输出节点充电，规避输出节点通过电阻充电的过程，从而降低了通过电阻充电带来的延时。假设输入信号IN转化为低电平，则MP1-MP3-MN1支路导通，NMOS管MN5的漏极与MN4的栅极快速提高到高电平，MN4导通使得输出OUT1信号快速降低至低电平。OUT1信号的降低使得PMOS 管MP5导通，NMOS管MN5的漏端可以直接通过反馈回路对输出节点OUT2进行充电， OUT2信号快速上升至高电平。反之同理，假设输入信号IN转换为高电平，则 MP2-MP4-MN2支路导通，NMOS管MN6的漏极与MN3的栅极快速提高到高电平，MN3 导通使得输出OUT2信号快速降低至低电平。OUT2信号的降低使得PMOS管MP6导通， NMOS管MN6的漏端可以直接通过反馈回路对输出节点OUT1进行充电，OUT1信号快速上升至高电平。

图7是将图5和图6结合起来的实施方案，是比较理想的实施方案。与图5、6相比，增加了PMOS管MP7和MP8。PMOS管MP7和MP8形成的反馈回路旨在提高锁存结构的栅极响应，PMOS管MP5和MP6形成的反馈回路旨在提高锁存结构的漏极响应。两类反馈回路双管齐下，基本完全规避了由引入MOS电阻而产生的输出信号充放电延时，从而保证了本实施方案下行电平移位电路的快速工作特性。低侧锁存电路包括交叉耦合的 NMOS管MN3、MN4，四个作为线性电阻的NMOS管MN5、MN6、MN7和MN8以及四条包括PMOS管MP5、MP6、MP7和MP8的反馈支路。其中NMOS管MN3的栅极连接作为共栅耐压电路的输出端的NMOS管MN2的源极，NMOS管MN4的栅极连接作为共栅耐压电路的输出端的NMOS管MN1的源极。NMOS管MN3和MN4的源极均连接低侧低电平VSS。NMOS管MN5的栅极与漏极连接MN7的栅极，并与NMOS管MN4 的栅极相连，NMOS管MN6的栅极与漏极连接MN8的栅极，并与NMOS管MN3的栅极相连。NMOS管MN5的源极连接MN7的漏极，NMOS管MN6的源极连接MN8的漏极。NMOS管MN7的源极连接MN3的漏极，NMOS管MN8的源极连接MN4的漏极。 NMOS管MN5和MN7共同工作作为一个线性电阻模块，NMOS管MN6和MN8共同工作作为另一个线性电阻模块。PMOS管MP5的源极连接NMOS管MN5的漏极，漏极连接NMOS管MN7的源极，栅极连接NMOS管MN4的漏极；PMOS管MP6的源极连接 NMOS管MN6的漏极，漏极连接NMOS管MN8的源极，栅极连接NMOS管MN3的漏极。PMOS管MP7的源极连接NMOS管MN5的漏极，源极连接低侧低电平VSS，栅极连接NMOS管MN3的漏极；PMOS管MP8的源极连接NMOS管MN6的漏极，源极连接低侧电平VSS，栅极连接NMOS管MN4的漏极。整体下行电平移位电路从低侧锁存电路中锁存结构中NMOS管MN3的漏极和NMOS管MN4的漏极引出输出节点OUT2 和OUT1。通过NMOS管MN5和MN7作线性电阻以及MN6和MN8作线性电阻为锁存结构中NMOS管MN3和MN4提供栅压，从而保证电路能够在较低的工作电压VB下工作。通过由PMOS管MP5、MP6、MP7和MP8起到的反馈作用，解决了因引入MOS等效电阻而带来的延时，从而直接提高了输出节点电平转换的响应速度，以达到下行电平移位电路快速工作的目的。

图8实施方案是将图7中用作反馈支路的PMOS管MP5、MP6、MP7和MP8分别用NMOS管替代，其提速原理与图7并没有本质上的区别，只有反馈回路采用了输入输出逻辑与PMOS器件相反的NMOS器件，因此控制反馈回路开关的逻辑信号也需要经过一个反相器才能保持电路逻辑的不变，需采用输出信号的反相逻辑电平来控制反馈支路的开关。NMOS管MN9的漏极连接NMOS管MN5的漏极，源极连接NMOS管MN7的源极；NMOS管MN10的漏极连接NMOS管MN6的漏极，源极连接NMOS管MN8的源极；NMOS管MN11的漏极连接NMOS管MN5的漏极，源极连接低侧低电平VSS；NMOS 管MN12的漏极连接NMOS管MN6的漏极，源极连接低侧低电平VSS。反相器INV1的输入端连接NMOS管MN3的漏极，输出端连接NMOS管MN10和MN11的栅极，用于控制对应反馈支路的开关状态；反相器INV2的输入端连接NMOS管MN4的漏极，输出端连接NMOS管MN9和MN12的栅极，用于控制对应反馈支路的开关状态。输出节点OUT1和OUT2依然分别选取在NMOS管MN4和MN3的漏极。不同之处在于，输出信号OUT1和OUT2需要分别通过反相器INV2和INV1来控制反馈回路的开关状态。

图9为当输入信号IN为一方波信号时几种不同结构中输出信号OUT1的波形。现有技术下的低工作电压下行电平移位电路(如图4所示)在输入信号为一方波时，输出信号OUT1的波形如图(a)所示，由于MOS电阻较大，输出信号经历的延时较长，信号失真比较严重。图(b)是做出栅极响应优化后(如图5所示)得到的输出OUT1的波形，可以看出输出波形已经得到改善，OUT1的上升沿所经历的延时相对较小，但是输出信号的占空比依然不到50％。图(c)是做出漏极响应优化后(如图6所示)得到的输出波形，相比较图(a)也可以看出输出延时已经得到了改善，占空比已经接近50％，但是上升速度依然比较缓慢，上升时间较长。图(d)是图7的低工作电压的快速下行电平移位电路在输入一个方波时所得到的输出信号OUT1的波形图，相较图(a)输出波形得到了极大的改善，不仅信号占空比已经达到50％，而且相较于图(c)而言信号的上升速度更快，上升延时更短，整体电路的速度特性更加优秀。

以上所述仅为本实用新型的优选实例而已，并不限于本实用新型，对于本领域的技术人员来说，本实用新型可有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种低工作电压的快速下行电平移位电路，用于将高压区中的保护信号产生电路产生的较高电平的保护信号转换成低电平信号，传递给低压区中的低侧信号输出电路，包括依次连接的高侧输入网络、共栅耐压电路和低侧锁存电路，高侧输入网络输入较高电平的保护信号，经共栅耐压电路传递给低侧锁存电路，低侧锁存电路输出两路低电平信号经双端转单端电路输出给低压区中的低侧信号输出电路，以控制低侧信号输出电路的开关状态，从而改变低侧输出信号LO，其中：

高侧输入网络包括PMOS管MP1、PMOS管MP2和反相器INV，PMOS管MP1的源极和PMOS管MP2的源极均连接高压区高侧高电平VB，反相器INV的输入信号IN为保护信号产生电路产生的保护信号，PMOS管MP1的栅极连接反相器INV的输入端即输入信号IN，反相器INV的输出端连接PMOS管MP2的栅极，PMOS管MP1的漏极和PMOS管MP2的漏极分别为高侧输入网络两条支路的输出端,连接至共栅耐压电路；

共栅耐压电路包括PMOS管MP3和PMOS管MP4，NMOS管MN1和NMOS管MN2以及二极管D1和二极管D2；PMOS管MP3的源极连接高侧输入网络中PMOS管MP1的漏极，PMOS管MP4的源极连接高侧输入网络中PMOS管MP2的漏极，PMOS管MP3的栅极与PMOS管MP4的栅极互连并连接高压区高侧低电平VS，PMOS管MP3的漏极连接NMOS管MN1的漏极，PMOS管MP4的漏极连接NMOS管MN2的漏极，NMOS管MN1的栅极与NMOS管MN2的栅极互连并连接低压区低侧高电平VCC，NMOS管MN1的源极连接二极管D1的正极，NMOS管MN2的源极连接二极管D2的正极，二极管D1的负极与二极管D2的负极互连并连接NMOS管MN1的栅极与NMOS管MN2的栅极的互连端即低压区低侧高电平VCC，NMOS管MN1的源极和NMOS管MN2的源极分别为共栅耐压电路两条支路的输出端连接至共栅耐压电路；

其特征在于：所述低侧锁存电路包括NMOS管MN3、MN4、MN5、MN6、MN7和MN8，PMOS管MP5和MP6，NMOS管MN5的漏极作为低侧锁存电路的一个输入端连接共栅耐压电路中NMOS管MN1的源极以及NMOS管MN5的栅极、NMOS管MN7的栅极、NMOS管MN4的栅极和PMOS管MP5的源极，NMOS管MN6的漏极作为低侧锁存电路的另一个输入端连接共栅耐压电路中NMOS管MN2的源极以及NMOS管MN6的栅极、NMOS管MN8的栅极、NMOS管MN3的栅极和PMOS管MP6的源极，NMOS管MN7的源极连接NMOS管MN3的漏极和PMOS管MP5的栅极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，NMOS管MN8的源极连接NMOS管MN4的漏极和PMOS管MP6的栅极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，NMOS管MN3的源极、NMOS管MN4的源极以及PMOS管MP5的漏极和PMOS管MP6的漏极均连接低压区低侧低电平VSS。

2.根据权利要求1所述的低工作电压的快速下行电平移位电路，其特征在于：所述低侧锁存电路中的PMOS管MP5和MP6的栅极及漏极的连接关系予以改变，PMOS管MP5的漏极连接NMOS管MN3的漏极和NMOS管MN7的源极并输出低电平信号OUT2，PMOS管MP6的漏极连接NMOS管MN4的漏极和NMOS管MN8的源极并输出低电平信号OUT1，PMOS管MP5的栅极连接低电平信号OUT1，PMOS管MP6的栅极连接低电平信号OUT2。

3.根据权利要求1所述的低工作电压的快速下行电平移位电路，其特征在于：所述低侧锁存电路中的PMOS管MP5和MP6的连接关系予以改变并增设PMOS管MP7和MP8，PMOS管MP5的源极连接NMOS管MN5的漏极和PMOS管MP7的源极，PMOS管MP5的漏极连接NMOS管MN3的漏极和NMOS管MN7的源极以及PMOS管MP7的栅极并输出低电平信号OUT2，PMOS管MP6的源极连接NMOS管MN6的漏极和PMOS管MP8的源极，PMOS管MP6的漏极连接NMOS管MN4的漏极和NMOS管MN8的源极以及PMOS管MP8的栅极并输出低电平信号OUT1，PMOS管MP5的栅极连接低电平信号OUT1，PMOS管MP6的栅极连接低电平信号OUT2，PMOS管MP7的漏极和PMOS管MP8的漏极均连接低压区低侧低电平VSS。

4.根据权利要求3所述的低工作电压的快速下行电平移位电路，其特征在于：所述PMOS管MP5、MP6、MP7和MP8分别用NMOS管MN9、MN10、MN11和MN12替代并增设反相器INV1和INV2，NMOS管MN3、MN4、MN5、MN6、MN7和MN8的连接关系不变，NMOS管MN9的漏极连接NMOS管MN5的漏极和NMOS管MN11的漏极，NMOS管MN9的源极连接NMOS管MN7的源极、NMOS管MN3的漏极和反相器INV1的输入端并输出低电平信号OUT2，反相器INV1的输出端连接NMOS管MN11的栅极，NMOS管MN11的源极连接低压区低侧低电平VSS，NMOS管MN10的漏极连接NMOS管MN6的漏极和NMOS管MN12的漏极，NMOS管MN10的源极连接NMOS管MN8的源极、NMOS管MN4的漏极和反相器INV2的输入端并输出低电平信号OUT1，反相器INV2的输出端连接NMOS管MN12的栅极，NMOS管MN12的源极连接低压区低侧低电平VSS，NMOS管MN9的栅极连接反相器INV2的输出端，NMOS管MN10的栅极连接反相器INV1的输出端。