CN210328000U - 5g室分*** - Google Patents
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Abstract
本申请涉及一种5G室分***，包括：GW子***、AU子***、Hub子***以及DP子***；该DP子***的下行射频链路包括：依次连接的下行FPGA、下行放大器和天线；下行FPGA用于将第二下行基带数字信号进行数字调制，输出串行数字射频信号，并将第二下行基带数字信号转换为模拟式的下行基带信号，以及将串行数字射频信号和模拟式的下行基带信号发送给下行放大器；下行放大器根据串行数字射频信号控制对模拟式的下行基带信号的放大处理，得到放大后的下行射频信号，并通过天线将放大后的下行射频信号发送给终端；串行数字射频信号的频率高于第二下行基带数字信号的频率。采用本室分***能够降低成本。
Description
技术领域
本申请涉及通信技术领域，特别是涉及一种5G室分***。
背景技术
随着通信技术的发展，为解决室内信号覆盖问题，室内的DAS(DistributedAntenna System，分布式天线***)***(室分***)也在不断布置。
5G室分***一般由GW(Gateway，网关)子***、AU(Access Unit，接入单元)子***、Hub(集线器)子***以及DP(Distributed Part，分布式单元) 子***架构而成；其中，DP子***的下行射频链路可以包括：依次连接的数模转换器DAC(Digital to analogconverter)、LO(本地振荡器)、第一滤波器、PA (Power Amplifier，功率放大器)、第二滤波器和天线；其中，DAC可以将数字式的下行基带信号转换为模拟式的下行中频信号，本地振荡器LO对下行中频信号进行混频处理，输出下行射频信号，第一滤波器对混频处理的下行射频信号进行带通滤波，功率放大器PA对滤波后的下行射频信号进行放大，第二滤波器对放大后的下行射频信号进行滤波，天线将放大后的下行射频信号发射出去。
然而，上述5G室分***存在成本过高的问题。
实用新型内容
基于此，有必要针对上述技术问题，提供一种能够降低成本的5G室分***。
第一方面，一种5G室分***，所述***包括：GW子***、AU子***、 Hub子***以及DP子***；
所述GW子***，连接于核心网和至少一个所述AU子***之间，用于接收核心网发送的下行基带信号，并发送至所述AU子***；
所述AU子***，与至少一个所述Hub子***连接，用于将所述下行基带信号转换为第一下行基带数字信号，并发送至所述Hub子***；
所述Hub子***，与至少一个所述DP子***连接，用于将所述第一下行基带数字信号转换为第二下行基带数字信号，并发送至所述DP子***；其中，所述第一下行基带数字信号的传输速度高于所述第二下行基带数字信号的传输速度；
所述DP子***的下行射频链路包括：依次连接的下行FPGA、下行放大器和天线；所述下行FPGA用于将所述第二下行基带数字信号进行数字调制，输出串行数字射频信号，并将所述第二下行基带数字信号转换为模拟式的下行基带信号，以及将所述串行数字射频信号和所述模拟式的下行基带信号发送给所述下行放大器；所述下行放大器根据所述串行数字射频信号控制对所述模拟式的下行基带信号的放大处理，得到放大后的下行射频信号，并通过所述天线将所述放大后的下行射频信号发送给终端；所述串行数字射频信号的频率高于所述第二下行基带数字信号的频率。
在其中一个实施例中，所述DP子***的上行射频链路包括：依次连接的天线、上行放大器和上行FPGA；所述天线用于接收终端发送的上行射频信号；所述上行放大器用于对所述上行射频信号进行放大处理；所述上行FPGA用于将放大处理后的上行射频信号转换为所述第一上行基带数字信号；
所述Hub子***，还用于将所述第一上行基带数字信号转换为第二上行基带数字信号，并发送至AU子***；其中，所述第一上行基带数字信号的传输速度低于所述第二上行基带数字信号的传输速度；
所述AU子***，还用于对所述第二上行基带数字信号进行解析，获得上行基带信号，并发送至GW子***；
所述GW子***，还用于将所述上行基带信号发送给所述核心网。
在其中一个实施例中，所述上行放大器为低噪声放大器。
在其中一个实施例中，所述下行放大器为开关式功率放大器。
在其中一个实施例中，所述Hub子***包括：依次连接的OAM、第一下行FIFO和第一FPGA；所述DP子***包括：依次连接的第二FPGA、第二下行FIFO和DP控制器，所述第二FPGA与所述第一FPGA连接；
所述OAM，用于通过所述第一下行FIFO向所述第一FPGA发送下行数据；
所述第一FPGA，用于根据预设帧格式将所述下行数据封装为下行帧，发送给所述第二FPGA；
所述第二FPGA，用于接收所述下行帧，并通过所述第二下行FIFO发送给所述DP控制器；
所述DP控制器，用于根据所述预设帧格式解析所述下行帧得到下行数据，并对所述下行数据进行执行或丢弃。
在其中一个实施例中，所述Hub子***还包括：第一上行FIFO，连接于所述第一FPGA和所述OAM之间；所述DP子***还包括：第二上行FIFO，连接于所述DP控制器和所述第二FPGA之间；
所述DP控制器，还用于通过所述第二上行FIFO向所述第二FPGA发送上行数据；
所述第二FPGA，还用于根据所述预设帧格式将所述上行数据封装为上行帧，发送给所述第一FPGA；
所述第一FPGA，还用于接收所述第二FPGA发送的上行帧，并通过所述第一上行FIFO发送给所述OAM；
所述OAM，还用于根据所述预设帧格式解析所述上行帧得到上行数据，并根据所述上行数据进行状态更新。
在其中一个实施例中，所述Hub子***与所述DP子***通过以太网协议通信连接，所述Hub子***还用于通过所述Hub子***的网口对所述DP子***进行以太网供电。
在其中一个实施例中，所述室分***还包括：
传输子***，用于连接所述AU子***和所述GW子***；
所述传输子***包括以下内容中的至少一种：分组传送网PTN***、无源光纤网络PON***、互联网***。
在其中一个实施例中，所述GW子***与所述核心网通过光纤通信连接，所述GW子***与所述AU子***通过IP协议通信连接，所述AU子***与所述Hub子***通过通用公共无线电接口通信连接，所述Hub子***与所述DP 子***通过以太网协议通信连接。
在其中一个实施例中，存在多个Hub子***时，多个Hub子***间级联。
上述5G室分***中，室分***的GW子***与核心网连接，并通过与该 GW子***连接的AU子***、以及Hub子***和DP子***实现广泛的信号覆盖，实现终端和核心网的通信连接；DP子***的下行射频链路包括：依次连接的下行FPGA、下行放大器和天线；可以在将模拟式的下行基带信号放大的同时实现了将第二下行基带数字信号转换为下行射频信号的过程，因此可省去本地振荡器等混频器件，以及数模转换器，减小了电路面积，降低了整个室分***的成本；进一步地，在减少器件的情况下，变相提高了DP子***的下行数据传输速率和稳定性，提高了整个室分***的下行数据传输速率和稳定性。
附图说明
图1为一个实施例中5G室分***的应用环境图；
图2a为一个实施例中5G室分***的结构示意图；
图2b为一个实施例中DP子***的下行射频链路的结构示意图；
图3为一个实施例中DP子***的上行射频链路的结构示意图；
图4为另一个实施例中5G室分***的结构示意图；
图5为一个实施例中Hub子***与DP子***的交互示意图；
图6为一个实施例中Hub子***与DP子***的交互数据的封装格式。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本实用新型实施例提供的一种5G室分***可以应用在图1所示的无线通信网络中，该无线通信网络可以包括：核心网、本实施例所述的新型的室分***和至少一个终端；核心网通过室分***与终端进行通信连接，该室分***可以支持5G甚至6G的通信，也可以支持2G、3G和4G通信。其中，核心网可以体现为核心网服务器；终端可以是用户设备(UserEquipment，UE)、具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其它处理设备、移动台(Mobile station，MS)等。
在一个实施例中，如图2a和图2b所示，提供了一种5G室分***，以图1 中的应用环境为例进行说明，包括：GW子***24、AU子***23、Hub子***22以及DP子***21；
所述GW子***24，连接于核心网和至少一个所述AU子***23之间，用于接收核心网发送的下行基带信号，并发送至所述AU子***；
所述AU子***23，与至少一个所述Hub子***22连接，用于将所述下行基带信号转换为第一下行基带数字信号，并发送至所述Hub子***；
所述Hub子***22，与至少一个所述DP子***21连接，用于将所述第一下行基带数字信号转换为第二下行基带数字信号，并发送至所述DP子***；其中，所述第一下行基带数字信号的传输速度高于所述第二下行基带数字信号的传输速度；
所述DP子***21，用于将所述第二下行基带数字信号转换为下行射频信号，并发送至终端；其中，所述DP子***的下行射频链路包括：依次连接的下行FPGA(Field-Programmable Gate Array，现场可编程门阵列)、下行放大器和天线；所述下行FPGA用于将所述第二下行基带数字信号进行数字调制，输出串行数字射频信号，并将所述第二下行基带数字信号转换为模拟式的下行基带信号，以及将所述串行数字射频信号和所述模拟式的下行基带信号发送给所述下行放大器；所述下行放大器根据所述串行数字射频信号控制对所述模拟式的下行基带信号的放大处理，得到放大后的下行射频信号，并通过所述天线将所述放大后的下行射频信号发送给终端；所述串行数字射频信号的频率高于所述第二下行基带数字信号的频率。
需要说明的是，上述第二下行基带数字信号可以为DP子***和Hub子***之间的接口信号，具体可以为网线等低速传输链路的信号，该网线可以是双绞线，如5类线、超5类线或者6类线；上述第一下行基带数字信号可以为Hub 子***和AU子***之间的接口信号，具体可以为适应光纤、数据总线等高速传输链路的信号，也可以是根据CPRI协议在网线上传输的信号。其中，5类线 (CAT5)：传输频率为100MHz，用于语音传输和最高传输速率为100Mbps的数据传输，5类线是最常用的以太网电缆，该类电缆增加了绕线密度，外套一种高质量的绝缘材料；超5类线(CAT5e)：传输频率为100MHz，主要用于千兆位以太网(1000Mbps)，具有衰减小，串扰少，并且具有更高的衰减与串扰的比值(ACR)和信噪比(Structural Return Loss)、更小的时延误差，性能得到很大提高；6类线(CAT6)：传输频率为250MHz，用于传输速率高于1Gbps的应用，主要用于千兆位以太网(1000Mbps)，在外形上和结构上与五类或超五类线都有一定的差别，不仅增加了绝缘的十字骨架，将双绞线的四对线分别置于十字骨架的四个凹槽内，而且电缆的直径也更粗。
示例性地，GW子***与核心网通过光纤通信连接，GW子***基于IP传输方式，与AU子***通过IP协议通信连接，AU子***与Hub子***通过CPRI (Common Public RadioInterface，通用公共无线电接口)等协议通信连接(如光纤连接、网线连接)，Hub子***与至少一个DP子***通过以太网协议通信连接(如网线连接)；如此，可以提高室分***的数据传输速率。在一个可选的实现中，当Hub子***的数量为多个时，多个Hub子***间可以通过级联的方式连接。
具体地，GW子***可以接收核心网发送的下行基带信号，并通过IP协议发送至AU子***；AU子***可以基于Hub子***和AU子***之间的CPRI 协议，将下行基带信号转换为符合CPRI协议的第一下行基带数字信号，并发送给Hub子***；Hub子***可以基于以太网协议，将第一下行基带数字信号转换为第二下行基带数字信号，并将第二下行基带数字信号通过以太网协议发送至DP子***；DP子***可以将所述第二下行基带数字信号转换为下行射频信号，并发送至终端。
需要说明的是，本实施例的5G室分***中，GW子***可以接收核心网发送的下行基带信号，并基于该下行基带信号中携带的下行链路信息，例如基站关联信息等可以确定相应AU子***，并将所述下行基带信号根据下行链路信息对应的下行链路(AU子***、Hub子***、DP子***)发送至终端。
可以理解的是，在GW子***中可以预先配置有针对该核心网的路由配置表，该路由配置表用于所述GW子***与核心网之间建立基于信令连接控制协议的连接；GW子***可以根据所述路由配置表完成业务的路由选择，实现与该核心网的通信。
在本实施例中，参照图2b所示，所述DP子***的下行射频链路可以包括：依次连接的下行FPGA、下行放大器、天线；所述下行FPGA用于将第二下行基带数字信号进行数字调制，输出串行数字射频信号，并将所述第二下行基带数字信号转换为模拟式的下行基带信号，以及将所述串行数字射频信号和所述模拟式的下行基带信号发送给所述下行放大器；所述下行放大器根据所述串行数字射频信号控制对所述下行基带信号的放大处理，得到放大后的下行射频信号，并通过所述天线将所述放大后的下行射频信号发送给终端；所述串行数字射频信号的频率高于所述第二下行基带数字信号的频率。
示例性地，所述下行放大器可以为开关式功率放大器，或者为其它类型的可控放大器，该放大器可以基于FPGA输出的控制信号，对待处理信号进行放大或不进行放大，实现可控地放大处理。
示例性地，FPGA可以将第二下行基带数字信号进行数字调制，输出串行数字射频信号，即输出0和1的不同组合数字IQ信号(相位正交的调制信号)来控制开关式PA；同时，FPGA可以将第二下行基带数字信号转换为模拟式的下行基带信号，并发送给PA；开关式PA在状态0是关闭的(不进行放大)，状态 1是开启的(可以进行放大)，因此串行数字射频信号频率更高，可以控制开关式PA的高速关启，在将模拟式的下行基带信号放大的同时实现了将第二下行基带数字信号转换为下行射频信号的过程，因此可省去本地振荡器、滤波器等混频器件，以及数模转换器，减小了电路面积，降低了整个室分***的成本。
进一步地，由于DP子***对传输速率和稳定性要求高，而DP子***的下行数据传输速率受限于DP子***的下行射频链路中各个器件的性能，DP子***的下行稳定性受限于下行射频链路的器件数量；因此如果采用在先的下行射频链路，组成复杂且成本高，不能满足复杂应用场景对传输速率和稳定性的更高要求；而本申请在减少器件的情况下，变相提高了DP子***的下行数据传输速率和稳定性，提高了整个室分***的下行数据传输速率和稳定性。
所述DP子***的下行射频链路还可以包括：双工器，分别连接所述开关式功率放大器PA和天线，用于隔离发射信号和接收信号；滤波器，用于滤除所述下行射频信号所在频段以外的其它频段的信号。
在本实施例的5G室分***中，室分***的GW子***与核心网连接，并通过与该GW子***连接的AU子***、以及Hub子***和DP子***实现广泛的信号覆盖，实现终端和核心网的通信连接；DP子***的下行射频链路包括：依次连接的下行FPGA、下行放大器和天线；可以在将模拟式的下行基带信号放大的同时实现了将第二下行基带数字信号转换为下行射频信号的过程，因此可省去本地振荡器等混频器件，以及数模转换器，减小了电路面积，降低了整个室分***的成本；进一步地，在减少器件的情况下，变相提高了DP子***的下行数据传输速率和稳定性，提高了整个室分***的下行数据传输速率和稳定性。
可以理解的是，上述实施例主要是从5G室分***实现核心网和终端之间的下行过程来进行说明的，在一个实施例中，涉及一种实现终端和核心网之间的上行过程的5G室分***，在图2a和图2b所示的5G室分***基础上，
所述DP子***，还用于接收终端发送的上行射频信号，以及将所述上行射频信号转换为第一上行基带数字信号，并发送至Hub子***；其中，所述DP 子***的上行射频链路包括：依次连接的天线、上行放大器和上行FPGA；所述天线用于接收终端发送的上行射频信号；所述上行放大器用于对所述上行射频信号进行放大处理；所述上行FPGA用于将放大处理后的上行射频信号转换为所述第一上行基带数字信号；
所述Hub子***，还用于将所述第一上行基带数字信号转换为第二上行基带数字信号，并发送至AU子***；其中，所述第一上行基带数字信号的传输速度低于所述第二上行基带数字信号的传输速度；
所述AU子***，还用于对所述第二上行基带数字信号进行解析，获得上行基带信号，并发送至GW子***；
所述GW子***，还用于将所述上行基带信号发送给所述核心网。
具体地，DP子***可以接收终端发送的上行射频信号，基于以太网协议，将上行射频信号封装为第一上行基带数字信号后，并将第一上行基带数字信号通过以太网协议发送至Hub子***；Hub子***可以与至少一个DP子***连接，可以基于Hub子***和AU子***之间的CPRI协议，将符合以太网协议的第一上行基带数字信号转换为符合CPRI协议的第二上行基带数字信号，并发送给AU子***；AU子***可以基于CPRI协议，对第二上行基带数字信号进行解帧处理，得到上行基带信号，并通过IP协议发送给GW子***。
同样地，上述第二上行基带数字信号可以为AU子***和Hub子***之间的接口信号；上述第一上行基带数字信号可以为Hub子***和DP子***之间的接口信号。
关于室分***的上行过程的具体限定可以参见上文中对于室分***的下行过程的描述，上述下行过程的室分***和上述上行过程的室分***可以共用同一套硬件***，在此不再赘述。
参照图3所示，所述DP子***的上行射频链路可以包括：依次连接的天线、上行放大器和上行FPGA；所述天线用于接收终端发送的上行射频信号；所述上行放大器用于对所述上行射频信号进行放大处理；所述上行FPGA用于将放大处理后的上行射频信号转换为所述第一上行基带数字信号。
可以理解的是，在先的上行射频链路一般可以包括：依次连接的天线、第一滤波器、上行放大器、本地振荡器LO、第二滤波器、中频放大器以及模数转换器，其中，天线可以接收终端发送的上行射频信号，第一滤波器对上行射频信号进行带通滤波以滤除杂波，上行放大器对滤波后的上行射频信号进行放大处理，本地振荡器对放大后的上行射频信号进行降中频处理，将上行射频信号转换为上行中频信号，第二滤波器对降中频处理的上行中频信号进行带通滤波，得到滤波后的上行中频信号，以过滤掉因为降中频处理引入的杂波信号，最后由模数转换器将上行中频信号转换为所述第一上行基带数字信号。
显而易见，相比于在先的上行射频链路，本申请的DP子***的上行射频链路减少了本地振荡器、第二滤波器等降中频器件，以及模数转换器，而采用FPGA 直接将上行射频信号转换为第一上行基带数字信号，因此可省去本地振荡器等降中频器件以及模数转换器，减小了电路面积，降低了整个室分***的成本。
进一步地，由于DP子***对传输速率和稳定性要求高，而DP子***的上行数据传输速率受限于DP子***的上行射频链路中各个器件的性能，DP子***的上行稳定性受限于上行射频链路的器件数量；因此如果采用在先的上行射频链路，组成复杂且成本高，不能满足复杂应用场景对传输速率和稳定性的更高要求；而本申请通过减少器件，变相提高了DP子***的数据传输速率和稳定性，提高了整个室分***的上行数据传输速率和稳定性。
在一种实施方式中，所述上行放大器可以为LNA(Low Noise Amplifier，低噪声放大器)；因为接收电路中的信噪比通常是很低的，往往信号远小于噪声，通过放大器的时候，信号和噪声一起被放大的话非常不利于后续处理，这就要求放大器能够抑制噪声，即LNA，可以实现很小的NF(Noise figure，噪声系数) 和很高的效率。
所述DP子***的上行射频链路还可以包括：双工器，连接于所述上行放大器和所述天线之间，用于隔离发射信号和接收信号；滤波器，用于滤除所述上行射频信号所在频段以外的其它频段的信号。
在本实施例的5G室分***中，GW子***可以与核心网连接，并通过与该 GW子***连接的AU子***、以及Hub子***和DP子***实现广泛的信号覆盖，实现终端和核心网的通信连接；所述DP子***的上行射频链路包括：天线、上行放大器和FPGA，便可以实现将上行射频信号转换为第一上行基带数字信号的过程，因此可省去本地振荡器等降中频器件以及模数转换器，减小了电路面积，降低了整个室分***的成本；进一步地，通过减少器件，变相提高了DP子***的数据传输速率和稳定性，提高了整个室分***的上行数据传输速率和稳定性。
在一种实施方式中，当所述Hub子***与所述DP子***通过以太网协议通信连接时，所述Hub子***还可以用于通过所述Hub子***的网口对所述DP 子***进行以太网供电(POE，Power Over Ethernet)，实现灵活方便的供电方式。
此外，参照图4所示，所述5G室分***还可以包括传输子***25，分别与所述GW子***和所述AU子***连接，用于实现所述GW子***和所述AU 子***之间的通信，所述传输子***可以包括以下内容中的至少一种：PTN (Packet Transport Network，分组传送网)***、无源光纤网络PON(Passive Optical Network，无源光纤网络)***、互联网***。
在一个实施例中，还涉及Hub子***和DP子***之间的交互过程，具体地，参照图5所示，所述Hub子***22可以包括：依次连接的OAM221、第一下行FIFO222和第一FPGA223；所述DP子***21可以包括：依次连接的第二 FPGA213、第二下行FIFO212和DP控制器211，所述第二FPGA213与所述第一FPGA223连接；所述OAM221用于通过所述第一下行FIFO222向所述第一 FPGA223发送下行数据；所述第一FPGA223用于根据预设帧格式将所述下行数据封装为下行帧，发送给所述第二FPGA213；所述第二FPGA213用于接收所述下行帧，并通过所述第二下行FIFO212发送给所述DP控制器211；所述DP控制器211，用于根据所述预设帧格式解析所述下行帧得到下行数据，并对所述下行数据进行执行或丢弃。
可选地，上述描述是数据流的下行过程的角度描述的，此处主要从数据流的上行过程的角度进行描述；所述Hub子***22还可以包括：第一上行 FIFO224，连接于所述第一FPGA223和所述OAM221之间；所述DP子***21 还包括：第二上行FIFO214，连接于所述DP控制器211和所述第二FPGA213 之间；所述DP控制器211还用于通过所述第二上行FIFO214向所述第二 FPGA213发送上行数据；所述第二FPGA213还用于根据所述预设帧格式将所述上行数据封装为上行帧，发送给所述第一FPGA223；所述第一FPGA223还用于接收所述第二FPGA213发送的上行帧，并通过所述第一上行FIFO224发送给所述OAM221；所述OAM221还用于根据所述预设帧格式解析所述上行帧得到上行数据，并根据所述上行数据进行状态更新。
具体地，数据处理流程包括：
1)Hub子***的OAM(Operation and Management，操作维护管理器)可以将下行数据写入第一FPGA(Field－Programmable Gate Array，即现场可编程门阵列)提供的第一下行FIFO(First Input First Output，先入先出存储器)中；该 OAM可以为单片机；
2)Hub子***的第一FPGA可以从第一下行FIFO中读取下行数据，组织成预设帧格式的下行帧后，下发到所有接入的DP子***(广播)；
3)DP子***的第二FPGA可以接收到第一FPGA发送的下行帧，并将下行帧写入第二下行FIFO中，第二下行FIFO可以通过中断的方式通知DP子***的DP控制器读取下行帧；该DP控制器可以为单片机；
4)DP子***的DP控制器从第二下行FIFO中读取下行帧，并根据预设帧格式解析得到下行数据，可以根据下行数据中携带的目标DP子***的标识，判断是否为发送到该DP子***的下行数据；若是，则执行该下行数据，执行完成后，回复所述Hub子***执行完成的消息；若不是，则丢弃该下行数据，可以回复所述Hub子***发送错误的消息；
5)DP子***的DP控制器可以将上行数据(需要回复的消息等)写入到DP 子***的第二FPGA提供的第二上行FIFO中；
6)DP子***的第二FPGA可以从第二上行FIFO中读取上行数据，组织成预设帧格式的上行帧后，传送到Hub子***的第一FPGA中；
7)Hub子***的第一FPGA可以接收到第二FPGA发送的上行帧，并将所述上行帧写入第一上行FIFO中，第一上行FIFO可以通过中断的方式通知Hub 子***的OAM读取上行帧；
8)Hub子***的OAM从第一上行FIFO中读取上行帧，根据预设帧格式解析得到上行数据，可以根据所述上行数据进行状态更新及显示。
需要说明的是，DP子***和Hub子***之间的上行数据可以为上述的第一上行基带数字信号，DP子***和Hub子***之间的下行数据可以为下述的第二下行基带数字信号。
示例性地，上述DP控制器可以为射频集成电路(RFIC，Radio FrequencyIntegrated Circuits)，可以实现上述读写、解析、逻辑判断等处理操作；同样地，上述OAM可以为交换机，可以实现上述读写、解析等处理操作。总之，本实施例可以通过Hub子***和DP子***中的各器件和各器件之间的连接关系，实现上述交互。
一般地，在向FIFO中写入数据前，需要校验FIFO是否可用(避免FIFO 已满、故障等状况)，当确定FIFO可用时，才可以向FIFO中写入数据，避免数据丢失。
可以理解的是，在本实施例中Hub子***和DP子***分别通过FPGA和与FPGA连接的两个FIFO实现交互数据的缓存，可以避免瞬时数据量过高导致 Hub子***和DP子***处理不及导致的故障。
示例性地，参照图6所示，所述预设帧格式可以包括：控制开销字段、基带数据字段以及IP回传数据字段，其中，所述基带数据字段可以存储基带IQ 数据(相位正交的调制信号的数据)；控制开销字段可以存储封装的包头、包尾等；IP回传数据字段可以存储IP地址等数据。例如，20字节的控制开销+15字节的基带数据字段+8字节的IP回传数据字段。
本领域技术人员可以理解，图2a-5中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
可以理解的是，DP子***中的上行射频链路和下行射频链路中的FPGA可以共用，DP子***中与Hub子***交互过程对应的第二FPGA也可以共用射频链路中的FPGA，本实施例对此并不限制。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种5G室分***，其特征在于，所述***包括：GW子***、AU子***、Hub子***以及DP子***；
所述GW子***，连接于核心网和至少一个所述AU子***之间，用于接收核心网发送的下行基带信号，并发送至所述AU子***；
所述AU子***，与至少一个所述Hub子***连接，用于将所述下行基带信号转换为第一下行基带数字信号，并发送至所述Hub子***；
所述Hub子***，与至少一个所述DP子***连接，用于将所述第一下行基带数字信号转换为第二下行基带数字信号，并发送至所述DP子***；其中，所述第一下行基带数字信号的传输速度高于所述第二下行基带数字信号的传输速度；
所述DP子***的下行射频链路包括：依次连接的下行FPGA、下行放大器和天线；所述下行FPGA用于将所述第二下行基带数字信号进行数字调制，输出串行数字射频信号，并将所述第二下行基带数字信号转换为模拟式的下行基带信号，以及将所述串行数字射频信号和所述模拟式的下行基带信号发送给所述下行放大器；所述下行放大器根据所述串行数字射频信号控制对所述模拟式的下行基带信号的放大处理，得到放大后的下行射频信号，并通过所述天线将所述放大后的下行射频信号发送给终端；所述串行数字射频信号的频率高于所述第二下行基带数字信号的频率。
2.根据权利要求1所述的***，其特征在于，
所述DP子***的上行射频链路包括：依次连接的天线、上行放大器和上行FPGA；所述天线用于接收终端发送的上行射频信号；所述上行放大器用于对所述上行射频信号进行放大处理；所述上行FPGA用于将放大处理后的上行射频信号转换为第一上行基带数字信号；
所述Hub子***，还用于将所述第一上行基带数字信号转换为第二上行基带数字信号，并发送至AU子***；其中，所述第一上行基带数字信号的传输速度低于所述第二上行基带数字信号的传输速度；
所述AU子***，还用于对所述第二上行基带数字信号进行解析，获得上行基带信号，并发送至GW子***；
所述GW子***，还用于将所述上行基带信号发送给所述核心网。
3.根据权利要求2所述的***，其特征在于，所述上行放大器为低噪声放大器。
4.根据权利要求1所述的***，其特征在于，所述下行放大器为开关式功率放大器。
5.根据权利要求1所述的***，其特征在于，所述Hub子***包括：依次连接的OAM、第一下行FIFO和第一FPGA；所述DP子***包括：依次连接的第二FPGA、第二下行FIFO和DP控制器，所述第二FPGA与所述第一FPGA连接；
所述OAM，用于通过所述第一下行FIFO向所述第一FPGA发送下行数据；
所述第一FPGA，用于根据预设帧格式将所述下行数据封装为下行帧，发送给所述第二FPGA；
所述第二FPGA，用于接收所述下行帧，并通过所述第二下行FIFO发送给所述DP控制器；
所述DP控制器，用于根据所述预设帧格式解析所述下行帧得到下行数据，并对所述下行数据进行执行或丢弃。
6.根据权利要求5所述的***，其特征在于，所述Hub子***还包括：第一上行FIFO，连接于所述第一FPGA和所述OAM之间；所述DP子***还包括：第二上行FIFO，连接于所述DP控制器和所述第二FPGA之间；
所述DP控制器，还用于通过所述第二上行FIFO向所述第二FPGA发送上行数据；
所述第二FPGA，还用于根据所述预设帧格式将所述上行数据封装为上行帧，发送给所述第一FPGA；
所述第一FPGA，还用于接收所述第二FPGA发送的上行帧，并通过所述第一上行FIFO发送给所述OAM；
所述OAM，还用于根据所述预设帧格式解析所述上行帧得到上行数据，并根据所述上行数据进行状态更新。
7.根据权利要求1所述的***，其特征在于，所述Hub子***与所述DP 子***通过以太网协议通信连接，所述Hub子***还用于通过所述Hub子***的网口对所述DP子***进行以太网供电。
8.根据权利要求1所述的***，其特征在于，所述室分***还包括：
传输子***，用于连接所述AU子***和所述GW子***；
所述传输子***包括以下内容中的至少一种：分组传送网PTN***、无源光纤网络PON***、互联网***。
9.根据权利要求1所述的***，其特征在于，所述GW子***与所述核心网通过光纤通信连接，所述GW子***与所述AU子***通过IP协议通信连接，所述AU子***与所述Hub子***通过通用公共无线电接口通信连接，所述Hub子***与所述DP子***通过以太网协议通信连接。
10.根据权利要求9所述的***，其特征在于，存在多个Hub子***时，多个Hub子***间级联。
Priority Applications (1)
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|---|---|---|---|
| CN201921138793.8U CN210328000U (zh) | 2019-07-19 | 2019-07-19 | 5g室分*** |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN210328000U true CN210328000U (zh) | 2020-04-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201921138793.8U Active CN210328000U (zh) | 2019-07-19 | 2019-07-19 | 5g室分*** |
Country Status (1)
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-
2019
- 2019-07-19 CN CN201921138793.8U patent/CN210328000U/zh active Active
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