CN209880627U - 基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构 - Google Patents
基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构 Download PDFInfo
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Abstract
本实用新型提供一种基于晶圆键合技术的Ⅲ‑Ⅴ/Si异质结构，包括：硅波导层；介质层，位于所述硅波导层上，所述硅波导层中具有Ⅲ‑Ⅴ族材料异质集成窗口，该集成窗口显露所述硅波导层；单晶材料层，填充于所述集成窗口中并覆盖所述介质层，所述单晶材料层为单晶硅层或单晶Ⅲ‑Ⅴ族材料层；Ⅲ‑Ⅴ族材料衬底，键合于所述单晶材料层。本实用新型通过将具有单晶结构的Ⅲ‑Ⅴ族材料衬底与硅直接键合方式集成，可获得高质量的Ⅲ‑Ⅴ族材料。本实用新型可有效发挥硅材料与Ⅲ‑Ⅴ族材料优势，形成Ⅲ‑Ⅴ族材料/硅异质结结构，大大提升光电器件的性能。
Description
技术领域
本实用新型属于半导体设计及制造领域，特别是涉及一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构及集成方法。
背景技术
硅材料是现代半导体器件、集成电路和微电子工业的基础，硅晶体管微缩引领着摩尔定律不断延伸。然而，随着器件尺寸逐步逼近物理极限，摩尔定律的延伸极具挑战。2015年最后一版的国际半导体技术路线图(ITRS)指出，摩尔定律将于2021年终止。新的国际半导体器件与***路线图提出基于硅基多材料体系的功能集成将成为未来半导体发展的主要方向。其中，Ⅲ-Ⅴ族材料，因为高的载流子迁移率和好的光学特性，在微波射频和光电子领域有着广泛的应用。
然而，由于Ⅲ-Ⅴ族材料与Si之间存在大的晶格失配，Si上外延生长Ⅲ-Ⅴ族材料极具挑战。以晶圆键合为基础的Ⅲ-Ⅴ混合集成是另一种主流集成方案。在这种方案中，Ⅲ-Ⅴ族材料与Si材料之间需要通过介质层连接。硅波导中的光，需要通过耦合器耦合进入Ⅲ-Ⅴ波导，进而进入Ⅲ-Ⅴ器件。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构及集成方法，以实现Ⅲ-Ⅴ族材料与Si材料的直接键合，提高结构质量。
为实现上述目的及其他相关目的，本实用新型提供一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构的集成方法，所述集成方法包括步骤：1)提供一硅波导层，于所述硅波导层上形成介质层，并通过光刻刻蚀方法于所述介质层中形成Ⅲ-Ⅴ族材料异质集成窗口，该集成窗口显露所述硅波导层；2)于所述集成窗口内及所述介质层上形成非晶材料层，并采用化学机械抛光工艺形成非晶材料层的平坦表面，所述非晶材料层为非晶硅层或者非晶Ⅲ-Ⅴ族材料层；3)提供一Ⅲ-Ⅴ族材料衬底，采用晶圆键合工艺键合所述Ⅲ-Ⅴ族材料衬底及所述非晶材料层，并减薄所述Ⅲ-Ⅴ族材料衬底；4)采用退火工艺实现所述非晶材料层的固相外延，形成单晶材料层，所述单晶材料层为单晶硅层或单晶Ⅲ-Ⅴ族材料层。
可选地，当所述非晶材料层为非晶硅层时，所述非晶硅层基于与其相接触的所述硅波导层进行再结晶，形成所述单晶硅层；当所述非晶材料层为非晶Ⅲ-Ⅴ族材料层时，所述非晶Ⅲ-Ⅴ族材料层基于与其相接触的所述Ⅲ-Ⅴ族材料衬底进行再结晶，形成所述单晶Ⅲ-Ⅴ族材料层。
可选地，所述非晶Ⅲ-Ⅴ族材料层包括InP、GaAs、GaN及InGaAs/InP中的一种，所述Ⅲ-Ⅴ族材料衬底的材料包括InP、GaAs、GaN及InGaAs/InP中的一种。
可选地，步骤2)化学机械抛光工艺后，位于所述介质层表面上的非晶材料层的厚度介于5纳米～20纳米之间。
可选地，步骤3)采用智能剥离方法或者选择性刻蚀方法减薄所述Ⅲ-Ⅴ族材料衬底。
可选地，所述智能剥离方法包括步骤：a)在步骤3)的键合前，在Ⅲ-Ⅴ族材料衬底中上注入H离子，形成剥离界面；b)在步骤3)的键合后，通过退火工艺使所述Ⅲ-Ⅴ族材料衬底在所述剥离界面处实现剥离。
可选地，步骤4)实现所述非晶材料层的固相外延的退火温度范围介于300℃～1000℃，退火时间介于0.5分钟～60分钟之间。
可选地，还包括步骤：5)通过光刻刻蚀定义Ⅲ-Ⅴ族器件区域，并在所述Ⅲ-Ⅴ族器件区域制备出Ⅲ-Ⅴ族光电器件。
可选地，所述Ⅲ-Ⅴ族光电器件包括Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管。
本实用新型还提供一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，包括：硅波导层；介质层，位于所述硅波导层上，所述硅波导层中具有Ⅲ-Ⅴ族材料异质集成窗口，该集成窗口显露所述硅波导层；单晶材料层，填充于所述集成窗口中并覆盖所述介质层，所述单晶材料层为单晶硅层或单晶Ⅲ-Ⅴ族材料层；Ⅲ-Ⅴ族材料衬底，键合于所述单晶材料层。
可选地，所述Ⅲ-Ⅴ族材料衬底与所述单晶Ⅲ-Ⅴ族材料层具有相同的材料组分。
可选地，所述单晶Ⅲ-Ⅴ族材料层包括InP、GaAs、GaN及InGaAs/InP中的一种，所述Ⅲ-Ⅴ族材料衬底的材料包括InP、GaAs、GaN及InGaAs/InP中的一种。
可选地，位于所述介质层表面上的单晶材料层的厚度介于5纳米～20纳米之间。
可选地，所述Ⅲ-Ⅴ族材料衬底定义为Ⅲ-Ⅴ族器件区域，且所述Ⅲ-Ⅴ族器件区域制备有Ⅲ-Ⅴ族光电器件。
可选地，所述Ⅲ-Ⅴ族光电器件包括Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管。
如上所述，本实用新型的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构及集成方法，具有以下有益效果：
1)与现有的通过外延方案实现Ⅲ-Ⅴ族材料/硅集成相比，本实用新型通过将具有单晶结构的Ⅲ-Ⅴ族材料衬底与硅直接键合方式集成，可以获得质量更高的Ⅲ-Ⅴ族材料。
2)与现有的通过介质层键合方式相比，本实用新型方法可以实现Ⅲ-Ⅴ族材料与硅直接接触，可以有效发挥硅材料与Ⅲ-Ⅴ族材料优势，形成Ⅲ-Ⅴ族材料/硅异质结结构，该结构用于制备光电器件，如Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管，可大大提升光电器件的性能。
附图说明
图1显示为本实用新型实施例1的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构的集成方法步骤流程示意图。
图2～图10显示为本实用新型实施例1的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构的集成方法各步骤所呈现的结构示意图。
图11显示为本实用新型实施例2的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构的集成方法步骤流程示意图。
图12显示为本实用新型实施例2的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构的结构示意图。
元件标号说明
101 底层硅
102 绝缘层
103 硅波导层
104 介质层
105 集成窗口
106 非晶Ⅲ-Ⅴ族材料层
107 Ⅲ-Ⅴ族材料衬底
108 单晶Ⅲ-Ⅴ族材料层
109 Ⅲ-Ⅴ族器件区域
208 单晶硅层
S11～S15 实施例1步骤1)～步骤5)
S21～S25 实施例2步骤1)～步骤5)
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图1～图12所示，本实施例提供一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构的集成方法，所述集成方法包括步骤：
如图1及2～图4所示，首先进行步骤1)S11，提供一硅波导层103，于所述硅波导层103上形成介质层104，并通过光刻刻蚀方法于所述介质层104中形成Ⅲ-Ⅴ族材料异质集成窗口105，该集成窗口105显露所述硅波导层103。
如图2所示，提供所述硅波导层103包括步骤：提供一SOI衬底，所述SOI衬底包括底层硅101、绝缘层102及顶层硅；然后通过光刻刻蚀工艺对所述顶层硅进行刻蚀，以形成硅波导层103。当然，所述硅波导层103也可以直接在硅衬底上通过光刻刻蚀工艺形成，并不限于此处所列举的示例。
如图3所示，采用沉积工艺在所述硅波导层103上形成介质层104，所述介质层104可以为二氧化硅层等，所述介质层104的厚度可以为30纳米～100纳米之间，如50纳米等。
如图4所示，通过光刻刻蚀工艺在所述介质层104中刻蚀出Ⅲ-Ⅴ族材料异质集成窗口105，该集成窗口105显露所述硅波导层103，所述Ⅲ-Ⅴ族材料异质集成窗口105的尺寸可依据后续的Ⅲ-Ⅴ族器件所需面积进行选择。
如图1及图5～图6所示，然后进行步骤2)S12，于所述集成窗口105内及所述介质层104上形成非晶材料层，并采用化学机械抛光工艺形成非晶材料层的平坦表面，所述非晶材料层为非晶Ⅲ-Ⅴ族材料层106。
例如，可以采用磁控溅射方法于所述集成窗口105内及所述介质层104上形成非晶Ⅲ-Ⅴ族材料层106，所述非晶Ⅲ-Ⅴ族材料层106的厚度范围可以介于50纳米～150纳米之间，如80纳米等，所述非晶Ⅲ-Ⅴ族材料层106包括InP、GaAs、GaN及InGaAs/InP中的一种，在本实施例中，所述非晶Ⅲ-Ⅴ族材料层106选用为GaAs。
在化学机械抛光工艺后，位于所述介质层104表面上的非晶材料层的厚度介于5纳米～20纳米之间，保留该厚度的非晶材料层可有效保证键合的稳定性及键合强度。
如图1及图7～图8所示，接着进行步骤3)S13，提供一Ⅲ-Ⅴ族材料衬底107，采用晶圆键合工艺键合所述Ⅲ-Ⅴ族材料衬底107及所述非晶材料层，并减薄所述Ⅲ-Ⅴ族材料衬底107。
所述Ⅲ-Ⅴ族材料衬底107与所述非晶Ⅲ-Ⅴ族材料层106具有相同或相近的材料组分。所述Ⅲ-Ⅴ族材料衬底107的材料包括InP、GaAs、GaN及InGaAs/InP中的一种。
可以采用智能剥离方法或者选择性刻蚀方法减薄所述Ⅲ-Ⅴ族材料衬底107，例如，在本实施例中，采用智能剥离方法减薄所述Ⅲ-Ⅴ族材料衬底107，所述智能剥离方法包括步骤：
a)在步骤3)的键合前，在Ⅲ-Ⅴ族材料衬底107中上注入H离子，形成剥离界面，其中，注入剂量可以为5e1016cm-2，注入能量可以为60keV。
b)在步骤3)的键合后，通过退火工艺使所述Ⅲ-Ⅴ族材料衬底107在所述剥离界面处实现剥离，例如，剥离条件可以为400℃下保温30min。
如图1及图9所示，接着进行步骤4)S14，采用退火工艺实现所述非晶材料层的固相外延，形成单晶材料层，所述单晶材料层为单晶Ⅲ-Ⅴ族材料层108。在本实施例中，所述非晶Ⅲ-Ⅴ族材料层106基于与其相接触的所述Ⅲ-Ⅴ族材料衬底107进行再结晶，形成所述单晶Ⅲ-Ⅴ族材料层108。
例如，实现所述非晶材料层的固相外延的退火温度范围介于300℃～1000℃，退火时间介于0.5分钟～60分钟之间。在本实施例中，实现所述非晶材料层的固相外延的退火温度为400℃，退火时间为5分钟。当然，不同的材料所需的退火温度及时间可能不同，可依据实际的材料种类进行设定，并不限于此处所列举的示例。
如图1及图10所示，最后进行步骤5)S15，通过光刻刻蚀定义Ⅲ-Ⅴ族器件区域109，并在所述Ⅲ-Ⅴ族器件区域109制备出Ⅲ-Ⅴ族光电器件。可选地，所述Ⅲ-Ⅴ族光电器件包括Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管。
如图10所示，本实施例还提供一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，包括：硅波导层103；介质层104，位于所述硅波导层103上，所述硅波导层103中具有Ⅲ-Ⅴ族材料异质集成窗口105，该集成窗口105显露所述硅波导层103；单晶材料层，填充于所述集成窗口105中并覆盖所述介质层104，位于所述介质层104表面上的单晶材料层的厚度介于5纳米～20纳米之间，所述单晶材料层为单晶硅层或单晶Ⅲ-Ⅴ族材料层108；Ⅲ-Ⅴ族材料衬底107，键合于所述单晶材料层。
例如，所述Ⅲ-Ⅴ族材料衬底107与所述单晶Ⅲ-Ⅴ族材料层108具有相同或相近的材料组分，所述单晶Ⅲ-Ⅴ族材料层108包括InP、GaAs、GaN及InGaAs/InP中的一种，所述Ⅲ-Ⅴ族材料衬底107的材料包括InP、GaAs、GaN及InGaAs/InP中的一种。
所述Ⅲ-Ⅴ族材料衬底107定义为Ⅲ-Ⅴ族器件区域109，且所述Ⅲ-Ⅴ族器件区域109制备有Ⅲ-Ⅴ族光电器件。例如，所述Ⅲ-Ⅴ族光电器件可以包括Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管。
实施例2
如图11及图12所示，本实施例提供一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构及集成方法，其基本步骤1)S21～步骤5)S25及结构如实施例1，其中，与实施例1的不同之处在于：
步骤2)S22于所述集成窗口105内及所述介质层104上形成非晶材料层，并采用化学机械抛光工艺形成非晶材料层的平坦表面，所述非晶材料层为非晶硅层。
步骤4)S24采用退火工艺实现所述非晶材料层的固相外延，形成单晶材料层，所述单晶材料层为单晶硅层。所述非晶硅层基于与其相接触的所述硅波导层103进行再结晶，形成所述单晶硅层。
如上所述，本实用新型的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构及集成方法，具有以下有益效果：
1)与现有的通过外延方案实现Ⅲ-Ⅴ族材料/硅集成相比，本实用新型通过将具有单晶结构的Ⅲ-Ⅴ族材料衬底与硅直接键合方式集成，可以获得质量更高的Ⅲ-Ⅴ族材料。
2)与现有的通过介质层键合方式相比，本实用新型方法可以实现Ⅲ-Ⅴ族材料与硅直接接触，可以有效发挥硅材料与Ⅲ-Ⅴ族材料优势，形成Ⅲ-Ⅴ族材料/硅异质结结构，该结构用于制备光电器件，如Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管，可大大提升光电器件的性能。
所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (5)
1.一种基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，其特征在于，包括：
硅波导层；
介质层，位于所述硅波导层上，所述硅波导层中具有Ⅲ-Ⅴ族材料异质集成窗口，该集成窗口显露所述硅波导层；
单晶材料层，填充于所述集成窗口中并覆盖所述介质层，所述单晶材料层为单晶硅层或单晶Ⅲ-Ⅴ族材料层；
Ⅲ-Ⅴ族材料衬底，键合于所述单晶材料层。
2.根据权利要求1所述的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，其特征在于：所述单晶Ⅲ-Ⅴ族材料层包括InP、GaAs、GaN及InGaAs/InP中的一种，所述Ⅲ-Ⅴ族材料衬底的材料包括InP、GaAs、GaN及InGaAs/InP中的一种。
3.根据权利要求1所述的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，其特征在于：位于所述介质层表面上的单晶材料层的厚度介于5纳米～20纳米之间。
4.根据权利要求1所述的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，其特征在于：所述Ⅲ-Ⅴ族材料衬底定义为Ⅲ-Ⅴ族器件区域，且所述Ⅲ-Ⅴ族器件区域制备有Ⅲ-Ⅴ族光电器件。
5.根据权利要求4所述的基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构，其特征在于：所述Ⅲ-Ⅴ族光电器件包括Ⅲ-Ⅴ族材料/硅异质结雪崩光电二极管。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201921035453.2U CN209880627U (zh) | 2019-07-04 | 2019-07-04 | 基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构 |
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| CN201921035453.2U CN209880627U (zh) | 2019-07-04 | 2019-07-04 | 基于晶圆键合技术的Ⅲ-Ⅴ/Si异质结构 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111290148A (zh) * | 2020-02-19 | 2020-06-16 | 联合微电子中心有限责任公司 | 一种基于晶圆键合形成SiO2衬底的调制器制作方法及其调制器结构 |
| CN111653649A (zh) * | 2020-06-05 | 2020-09-11 | 中国科学院上海微***与信息技术研究所 | 一种Si基InGaAs光电探测器的制备方法及光电探测器 |
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2019
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| CN111653649B (zh) * | 2020-06-05 | 2023-09-05 | 中国科学院上海微***与信息技术研究所 | 一种Si基InGaAs光电探测器的制备方法及光电探测器 |
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