CN209390048U - 一种基于fpga的频综接收机快速跳频电路 - Google Patents
一种基于fpga的频综接收机快速跳频电路 Download PDFInfo
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Abstract
本实用新型提出了一种基于FPGA的频综接收机快速跳频电路，通过设置第一锁相环和第二锁相环组成并行双锁相环，在FPGA在捕捉到跳频控制字后，开启第一锁相环和第二锁相环，射频开关选通第一锁相环，第一锁相环进入频率f1锁定等待状态，第二锁相环进入频率f2的预锁定状态，第一锁相环的频率f1锁定后，射频开关选通第二锁相环，第一锁相环进入频率f3的预锁定状态，第二锁相环进入频率f2的锁定等待状态，如此循环，实现并行双锁相环的快速锁定；使用锁相环锁定自校准功能，锁相环的锁定时间达到36us以内；通过设置射频开关，可以突破频综接收机跳频时间受到锁相环芯片稳定时间的限制，实现锁相环的锁定时间达到18us以内。
Description
技术领域
本实用新型涉及频综接收机领域，尤其涉及一种基于FPGA的频综接收机快速跳频电路。
背景技术
现代雷达***具有角分辨率高、频带宽、保密性强、多普勒频移大和***体积小等优点，在多领域得到广泛应用。作为雷达***中的关键设备之一的频综接收机，为对抗有源干扰以及抗截获能力，要求其具有快速跳频的能力。因此，提升频综接收机的捷变频能力成为雷达***性能的关键任务之一。
现有技术中，常用于频综接收机的变频技术有：1)直接数字频率法(DDS)，具有超小步进、快速跳频的优点，但其输出频率上限较低，且由于舍位误差、相位量化误差等原因，输出杂散性能较差；2)分立PLL+VCO频率合成法具有极高的相位噪声及其优良的杂散性能，但受限于双芯片增加的有源滤波，造成环路收敛较慢，跳频能力较差；3)集成式PLL+VCO频率合成法，其性能略差于DDS和分立PLL+VCO的优势，但无明显的劣势，总体属于折中选择。上述三种变频技术并不能很好的提升跳频速度，目前，现有技术中常规锁定时间达到50us以内，但任然不能满足频综接收机对跳频速度的要求。因此，为解决频综接收机跳频速度慢的问题，本实用新型提供一种减少锁定时间，提高跳频速度的频综接收机快速跳频电路。
实用新型内容
有鉴于此，本实用新型提出了一种减少锁定时间，提高跳频速度的频综接收机快速跳频电路。
本实用新型的技术方案是这样实现的：本实用新型提供了一种基于FPGA的频综接收机快速跳频电路，其包括顺次电性连接的低噪声放大器、镜像抑制滤波器、一次下变频电路、二次下变频电路和带通滤波器，还包括本振电路和FPGA芯片；
本振电路包括射频滤波器、射频开关、第一锁相环和第二锁相环；
第一锁相环和第二锁相环分别与射频开关电性连接，射频开关、射频滤波器和一次下变频电路顺次电性连接，FPGA芯片分别与第一锁相环和第二锁相环电性连接。
在以上技术方案的基础上，优选的，FPGA芯片为A3P250_100芯片。
进一步优选的，第一锁相环包括第一LMX2594芯片；
第一LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分别与A3P250_100芯片的IO00RSB0-IO05RSB0和IO11RSB0引脚一一对应电性连接，第一LMX2594芯片的OSCinp引脚输入参考信号，第一LMX2594芯片的RFoutAM引脚与射频开关电性连接。
进一步优选的，第二锁相环包括第二LMX2594芯片；
第二LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分别与A3P250_100芯片的IO13RSB0、IO15RSB0、IO21RSB0、IO23RSB0、IO25RSB0、IO27RSB0和IO29RSB0引脚一一对应电性连接，第二LMX2594芯片的OSCinp引脚输入参考信号，第二LMX2594芯片的RFoutAM引脚与射频开关电性连接。
进一步优选的，射频开关为HMC547ALP3E开关；
HMC547ALP3E开关的RF1引脚与第一LMX2594芯片的RFoutAM引脚电性连接，HMC547ALP3E开关的RF2引脚与第二LMX2594芯片的RFoutAM引脚电性连接，HMC547ALP3E开关的RFC引脚与射频滤波器电性连接。
在以上技术方案的基础上，优选的，一次下变频电路包括顺次电性连接的第一混频器、第一中频滤波器和第一中频放大器；
第一混频器与镜像抑制滤波器电性连接，第一中频放大器与二次下变频电路电性连接。
进一步优选的，二次下变频电路包括顺次电性连接的第二混频器、第二中频滤波器和第二中频放大器，以及本振器件；
第二混频器分别与第一中频放大器和本振器件电性连接，第二中频放大器与带通滤波器电性连接。
进一步优选的，本振器件提供固定本振频率。
本实用新型的一种基于FPGA的频综接收机快速跳频电路相对于现有技术具有以下有益效果：
(1)通过设置第一锁相环和第二锁相环组成并行双锁相环，可以在FPGA在捕捉到跳频控制字后，开启第一锁相环和第二锁相环，射频开关选通第一锁相环，第一锁相环进入频率f1锁定等待状态，第二锁相环进入频率f2的预锁定状态，第一锁相环的频率f1锁定后，射频开关选通第二锁相环，第一锁相环进入频率f3的预锁定状态，第二锁相环进入频率f2的锁定等待状态，如此循环，实现并行双锁相环的快速锁定；使用锁相环锁定自校准功能，使得第一锁相环和第二锁相环的锁定时间达到36us以内；
(2)通过设置射频开关，可以突破频综接收机跳频时间受到锁相环芯片稳定时间的限制，实现频率跳变速度提升1倍，启动锁相环的锁定自校准功能后，第一锁相环和第二锁相环的锁定时间达到18us以内，相比常规的跳频速度提升1.64倍；
(3)整个装置通过第一锁相环和第二锁相环组成并行双锁相环的结构，实现锁定时间在36us以内，在并行双锁相环的结构上增加射频开关，可以缩短一倍锁定时间，频率跳变速度提升1倍，即锁相环的锁定时间达到18us以内，相比常规的跳频速度提升1.64倍。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型一种基于FPGA的频综接收机快速跳频电路的结构图；
图2为本实用新型一种基于FPGA的频综接收机快速跳频电路中第一锁相环的***电路图；
图3为本实用新型一种基于FPGA的频综接收机快速跳频电路中射频开关的电路图。
具体实施方式
下面将结合本实用新型实施方式，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本实用新型一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。
如图1所示，本实用新型的一种基于FPGA的频综接收机快速跳频电路，其包括顺次电性连接的低噪声放大器、镜像抑制滤波器、一次下变频电路、二次下变频电路和带通滤波器，本振电路和FPGA芯片；
低噪声放大器，对射频信号按照一定的增益进行放大，可以抑制其后的电路噪声；镜像抑制滤波器对输入的镜像干扰进行抑制，在本实施例中，镜像抑制滤波器与一次下变频电路电性连接。在本实施例中，低噪声放大器和镜像抑制滤波器是接收机前端的必备组件，属于现有技术，在此不再累述。
一次下变频电路，包括顺次电性连接的第一混频器、第一中频滤波器和第一中频放大器；其中，第一混频器将射频信号与本振电路提供的本振信号进行混频，下变频到固定中频或者基带信号；第一中频滤波器对信道进行滤波，抑制信道外的干扰；第一中频放大器对滤波后的射频信号进行放大。在本实施例中，第一混频器与镜像抑制滤波器电性连接，第一中频放大器与二次下变频电路电性连接。一次下变频电路是接收机前端的必备组件，属于现有技术，在此不再累述。
本振电路，为第一混频器提供本振信号。在本实施例中，本振电路包括射频滤波器、射频开关、第一锁相环和第二锁相环；具体的，第一锁相环和第二锁相环分别与射频开关电性连接，射频开关、射频滤波器和一次下变频电路顺次电性连接，FPGA芯片分别与第一锁相环和第二锁相环电性连接。
其中，第一锁相环和第二锁相环组成并行双锁相环的结构，在FPGA在捕捉到跳频控制字后，开启第一锁相环和第二锁相环，射频开关选通第一锁相环，第一锁相环进入频率f1锁定等待状态，第二锁相环进入频率f2的预锁定状态，第一锁相环的频率f1锁定后，射频开关选通第二锁相环，第一锁相环进入频率f3的预锁定状态，第二锁相环进入频率f2的锁定等待状态，如此循环，实现快速锁定。
由于FPGA本身具有高度的灵活性、并行性和运行速度快等优点，因此基于FPGA的频综接收机能满足高速捷变的要求，在本实施例中，FPGA芯片为A3P250_100芯片。
如图2所示，第一锁相环包括第一LMX2594芯片；第一LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分别与A3P250_100芯片的IO00RSB0-IO05RSB0和IO11RSB0引脚一一对应电性连接，第一LMX2594芯片的OSCinp引脚输入参考信号，第一LMX2594芯片的RFoutAM引脚与射频开关电性连接。
第二锁相环包括第二LMX2594芯片；第二LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分别与A3P250_100芯片的IO13RSB0、IO15RSB0、IO21RSB0、IO23RSB0、IO25RSB0、IO27RSB0和IO29RSB0引脚一一对应电性连接，第二LMX2594芯片的OSCinp引脚输入参考信号，第二LMX2594芯片的RFoutAM引脚与射频开关电性连接。
LMX2594是一款高新能宽带频率合成器，提供-236dBc/Hz归一化噪声的PLL和高相位检测器频率，可实现非常低的带内噪声和集成抖动，支持JESD204B接口标准，此接口配合FPGA芯片的高速配置，可以使锁相环常规锁定时间达到50us以内；并且LMX2594支持锁定自校准功能，常规频综接收机跳频操作中，FPGA芯片通过高速接口配置相应的频率寄存器，LMX2594读取FPGA芯片配置的频率寄存器值实现频率锁定。若启动LMX2594锁定自校准功能，LMX2594会在第一次锁相环频率锁定后进行一次自校准，FPGA芯片通过读取自校准参数存储在RAMP寄存器中，后续频综接收机需要跳频，只需FPGA芯片通过高速接口配置相应的RAMP寄存器，LMX2594读取FPGA芯片配置的RAMP寄存器值实现频率的快速锁定。启动锁定自校准功能后，锁相环的锁定时间达到36us以内。在本实施例中，FPGA芯片配置RAMP寄存器以及锁相环读取RAMP寄存器内的参数都属于现有技术，在此不再累述。
射频开关，可以突破频综接收机跳频时间受到锁相环芯片稳定时间的限制，实现频率跳变速度提升1倍，采用锁相环的锁定自校准功能后，第一锁相环和第二锁相环的锁定时间达到18us以内，相比常规的跳频速度提升1.64倍。在本实施例中，如图3所示，射频开关为HMC547ALP3E开关；具体的，HMC547ALP3E开关的RF1引脚与第一LMX2594芯片的RFoutAM引脚电性连接，HMC547ALP3E开关的RF2引脚与第二LMX2594芯片的RFoutAM引脚电性连接，HMC547ALP3E开关的RFC引脚与射频滤波器电性连接。
射频滤波器，可以将带外干扰和噪声滤除以满足射频***和通讯协议对于信噪比的需求。射频滤波器属于现有技术，在此不再累述。
二次下变频电路，包括顺次电性连接的第二混频器、第二中频滤波器和第二中频放大器，以及本振器件；具体的，第二混频器分别与第一中频放大器和本振器件电性连接，第二中频放大器与带通滤波器电性连接；第二混频器将射频信号与本振器件提供固定频率的本振信号进行混频，使得接收机在具有较高的灵敏度的同时，选择性也提高；第二中频滤波器减少路径中的二次失真，抑制半中频干扰；第二中频放大器对滤波后的射频信号进行放大。二次下变频电路是接收机前端的必备组件，属于现有技术，在此不再累述。
带通滤波器，可以将特定频率范围内的信号传输过去，而阻断这个频率范围以外的信号，达到选择性传输的目的。带通滤波器属于现有技术，在此不再累述。
以上所述仅为本实用新型的较佳实施方式而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种基于FPGA的频综接收机快速跳频电路，其包括顺次电性连接的低噪声放大器、镜像抑制滤波器、一次下变频电路、二次下变频电路和带通滤波器，其特征在于：还包括本振电路和FPGA芯片；
所述本振电路包括射频滤波器、射频开关、第一锁相环和第二锁相环；
所述第一锁相环和第二锁相环分别与射频开关电性连接，射频开关、射频滤波器和一次下变频电路顺次电性连接，FPGA芯片分别与第一锁相环和第二锁相环电性连接。
2.如权利要求1所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述FPGA芯片为A3P250_100芯片。
3.如权利要求2所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述第一锁相环包括第一LMX2594芯片；
所述第一LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分别与A3P250_100芯片的IO00RSB0-IO05RSB0和IO11RSB0引脚一一对应电性连接，第一LMX2594芯片的OSCinp引脚输入参考信号，第一LMX2594芯片的RFoutAM引脚与射频开关电性连接。
4.如权利要求3所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述第二锁相环包括第二LMX2594芯片；
所述第二LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分别与A3P250_100芯片的IO13RSB0、IO15RSB0、IO21RSB0、IO23RSB0、IO25RSB0、IO27RSB0和IO29RSB0引脚一一对应电性连接，第二LMX2594芯片的OSCinp引脚输入参考信号，第二LMX2594芯片的RFoutAM引脚与射频开关电性连接。
5.如权利要求4所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述射频开关为HMC547ALP3E开关；
所述HMC547ALP3E开关的RF1引脚与第一LMX2594芯片的RFoutAM引脚电性连接，HMC547ALP3E开关的RF2引脚与第二LMX2594芯片的RFoutAM引脚电性连接，HMC547ALP3E开关的RFC引脚与射频滤波器电性连接。
6.如权利要求1所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述一次下变频电路包括顺次电性连接的第一混频器、第一中频滤波器和第一中频放大器；
所述第一混频器与镜像抑制滤波器电性连接，第一中频放大器与二次下变频电路电性连接。
7.如权利要求6所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述二次下变频电路包括顺次电性连接的第二混频器、第二中频滤波器和第二中频放大器，以及本振器件；
所述第二混频器分别与第一中频放大器和本振器件电性连接，第二中频放大器与带通滤波器电性连接。
8.如权利要求7所述的一种基于FPGA的频综接收机快速跳频电路，其特征在于：所述本振器件提供固定本振频率。
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| CN201920247721.0U CN209390048U (zh) | 2019-02-27 | 2019-02-27 | 一种基于fpga的频综接收机快速跳频电路 |
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| CN201920247721.0U CN209390048U (zh) | 2019-02-27 | 2019-02-27 | 一种基于fpga的频综接收机快速跳频电路 |
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Cited By (1)
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|---|---|---|---|---|
| CN113472389A (zh) * | 2021-06-30 | 2021-10-01 | 中航光电科技股份有限公司 | 一种基于fpga的低延时、可配置无线快速跳频*** |
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2019
- 2019-02-27 CN CN201920247721.0U patent/CN209390048U/zh active Active
Cited By (2)
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|---|---|---|---|---|
| CN113472389A (zh) * | 2021-06-30 | 2021-10-01 | 中航光电科技股份有限公司 | 一种基于fpga的低延时、可配置无线快速跳频*** |
| CN113472389B (zh) * | 2021-06-30 | 2022-04-01 | 中航光电科技股份有限公司 | 一种基于fpga的低延时、可配置无线快速跳频*** |
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