CN209104158U

CN209104158U - 功率器件和电子设备

Info

Publication number: CN209104158U
Application number: CN201821842503.3U
Authority: CN
Inventors: 杨东林; 刘侠; 陈文高
Original assignee: Shanghai Yudu Technology Co Ltd
Current assignee: Shanghai Yudu Technology Co Ltd
Priority date: 2018-11-09
Filing date: 2018-11-09
Publication date: 2019-07-12
Anticipated expiration: 2028-11-09

Abstract

本公开涉及一种功率器件，包括：衬底；第一外延层，设置于所述衬底上；第二外延层，设置于所述第一外延层上；多个第一体区，设置于所述第二外延层中；多个第二体区，设置于相应第一体区的下方；其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。

Description

功率器件和电子设备

技术领域

本公开涉及半导体领域，具体地，涉及一种功率器件及其制造方法以及包括这种功率器件的电子设备。

背景技术

传统功率器件(例如，VDMOS)为了承受高耐压,需降低漂移区掺杂浓度或者增加漂移区厚度,这带来的直接后果是导通电阻急剧增大。为了克服上述问题，超结功率器件(例如，超结MOSFET)越来越受到重视。超结MOSFET基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系,很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结MOSFET采用多个柱状体区替代传统功率器件中低掺杂漂移层作为电压维持层，达到提高击穿电压并降低导通电阻的目的。

超结功率器件需要进一步提高击穿电压，因此需要进一步增加柱状体区的长度和外延层的厚度和电阻率。当击穿电压需求进一步升高到一定值(如900V以上)时，超结功率器件的工艺控制难度提高、产品良率和可靠度变得不稳定，同时导通电阻也会急剧增加，因此高击穿电压的超结功率器件变的难以实现。

实用新型内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的功率器件及其制造方法以及包括这种功率器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；第一外延层，设置于所述衬底上；第二外延层，设置于所述第一外延层上；多个第一体区，设置于所述第二外延层中；多个第二体区，设置于相应第一体区的下方；其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。

其中，所述第二体区为柱状体，且所述第二体区的掺杂浓度小于所述第一体区的掺杂浓度。

所述功率器件还包括：多个第三体区，设置于相应第二体区的下方且与第二体区的底部接触。

其中，所述第三体区的掺杂浓度小于所述第一体区和第二体区的掺杂浓度。

其中，所述第一体区、所述第二体区和所述第三体区均具有第二导电类型。

所述功率器件还包括形成在所述第一体区中的第一导电类型的源区和形成在所述衬底中的第一导电类型的漏区。

其中，第一外延层和第二外延层均具有第一导电类型，且第一外延层的掺杂浓度大于第二外延层的掺杂浓度。

根据本公开的又一个方面，提供了一种电子设备，包括至少部分地由前述任意一项的功率器件形成的集成电路。

所述电子设备还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。

所述电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。

由此本公开的功率器件形成具有双层衬底外延层和多个体区的超结结构，由此利用柱状体底部增加独立体区的结构有效调节电荷平衡和器件内部电场分布，在降低导通电阻的基础上同时可以提高晶体管雪崩耐量和反向恢复特性。因此，本公开的功率器件可以实现极高的击穿电压，同时保持较低的导通电阻。

附图说明

当结合以下附图考虑时，通过参考详细描述和权利要求可以得到对主题的更完整的理解，其中相同的附图标记在所有附图中指代相似的元件。

图1-9是示出了制造根据本公开的一个实施例的功率器件的过程的各步骤的横截面图；

图10是示出了根据本公开的另一个实施例的功率器件的横截面图；

图11是示出了制造根据本公开的实施例的功率器件的流程图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的功率器件(例如，超结功率器件)可以包括半导体源区、半导体漏区、栅极以及体区结构。其中，在衬底上顺序外延有第一外延层和第二外延层。第一外延层和第二外延层可以分别进行掺杂，第一外延层的掺杂浓度可以大于第二外延层的掺杂浓度。衬底、第一外延层和第二外延层均可以为第一导电类型，例如N型。在第二外延层上可以形成有平面栅极结构，该平面栅极结构可以包括栅极以及位于栅极的底表面与第二外延层的上表面之间的栅极绝缘层。栅极例如可以是多晶硅栅。栅极绝缘层可以由二氧化硅或高K电介质材料制成。在第一和第二外延层中可以形成体区结构，该体区结构可以包括第一体区、第二体区和第三体区。所述第一体区可以从第二外延层的上表面向下延伸且形成在第二外延层中。所述第二体区可以在所述第一体区下方形成且与所述第一体区的底部接触，所述第二体区可以从所述第二外延层向下延伸到所述第一外延层中，即，第二体区可以越过所述第一外延层与所述第二外延层之间的界面。所述第三体区可以形成在所述第二体区下方且形成在所述第一外延层中。所述第三体区可以与所述第二体区的底部接触。所述第一体区、第二体区和第三体区均可以为第二导电类型，例如P型。所述第一体区、第二体区和第三体区的掺杂浓度顺序减小，即，所述第二体区的掺杂浓度小于所述第一体区的掺杂浓度，所述第三体区的掺杂浓度小于所述第二体区的掺杂浓度。其中，所述第一体区的掺杂浓度范围为5×10¹⁵cm^-3至1×10¹⁹cm^-3，例如，可以采用5×10¹⁶cm^-3的掺杂浓度；所述第二体区的掺杂浓度范围为5×10¹⁴cm^-3至1×10¹⁶cm^-3，例如，可以采用5× 10¹⁵cm^-3的掺杂浓度；所述第三体区的掺杂浓度范围为1×10¹⁴cm^-3至 1×10¹⁶cm^-3，例如，可以采用1×10¹⁵cm^-3的掺杂浓度。所述第一体区形成为阱状形状，即第一体区可以用作阱。所述第二体区形成为柱状形状，即，第二体区也可以成为柱状体区，柱状体区的长度可以根据实际需要调整。第三体区形成为掩埋于第一外延层中的囊状形状。此外，在用作阱的第一体区中可以形成源区，衬底可以进行减薄以用作漏区。该功率器件还可以包括位于衬底背面的导电金属层，所述导电金属层形成在减薄后的衬底的背面上以用作漏极电极。在第一体区和源区的上方还可以形成有导电金属层，该导电金属层与第一体区和源区接触以用作源极电极。

本公开可以各种形式呈现，以下将描述其中一些示例。

图1示出了制造根据本公开的实施例的功率器件所需的准备衬底和外延层结构。如图1所示，具体地，提供常规的晶片作为半导体衬底1，半导体衬底1的材料可以例如为Si。可以对半导体衬底1进行离子注入以形成具有第一导电类型(例如，N型)的半导体衬底1，在半导体衬底1上进行外延以形成第一外延层2，在第一外延层2上继续进行外延以形成第二外延层3，第一外延层2和第二外延层3具有与衬底相同的导电类型，即，第一导电类型(例如，N型)。也就是说，第一外延层2和第二外延层3进行了N掺杂，其中，第一外延层 2的掺杂浓度大于第二外延层3的掺杂浓度。由此形成了制造根据本公开的实施例的功率器件所需的准备衬底和外延层结构。

图2示出了根据本公开的实施例的具有硬掩模开口层的功率器件结构。如图2所示，在图1所示的衬底和外延层结构上方形成硬掩模层，并对其进行光刻，显影，由此形成具有开口的硬掩模层。该硬掩模层直接形成在第二外延层的上表面上。

图3示出了根据本公开的实施例的具有深沟槽的功率器件结构。在如图2所示的硬掩模开口处对第一外延层2和第二外延层3进行刻蚀，形成深沟槽。深沟槽从第二外延层3的上表面向下延伸，越过第一外延层2和第二外延层3的边界，一直延伸到第一外延层2中。形成深沟槽之后，去除硬掩模层。从图3可以看出该深沟槽可以形成为多个。

图4示出了根据本公开的实施例的具有掩埋体区5的功率器件结构。在如图4所示的功率器件结构中，在如图3所示的深沟槽底部进行掺杂，形成掩埋于第一外延层内的掩埋体区5，该掩埋体区5的导电类型可以为第二导电类型，例如，P型。该掩埋体区的掺杂浓度较低，该掩埋体区的掺杂浓度范围可以为1×10¹⁴cm^-3至1×10¹⁶cm^-3，例如，可以采用1×10¹⁵cm^-3的掺杂浓度。由于该掩埋体区5是通过在深深沟槽底部进行掺杂(例如，离子注入)形成的，所以，该掩埋体区 5与深沟槽的底部接触。该掩埋体区5掩埋于第一外延层内，即，仅形成在第一外延层内。从图4可以看出，该掩埋体区5可以与深沟槽对应地形成为多个。

图5示出了根据本公开的实施例的具有柱状体区4的功率器件结构。在如图4所示的深沟槽中进行外延回填来形成柱状体区4，所述外延回填通过外延掺杂生长来实现，如果外延掺杂生长过量，则可以通过刻蚀工艺来刻蚀掉突出于第二外延层3上方的掺杂生长物。由此，该柱状体区4填满深沟槽内部且所述柱状体区4的上表面与所述第二外延层3的上表面齐平。由于所述深沟槽从第二外延层向下延伸越过第二外延层3和第一外延层2的边界，并延伸到第一外延层2中。因此，填充深沟槽的柱状体区4也可以从第二外延层向下延伸越过第二外延层3和第一外延层2的边界，并延伸到第一外延层2中。由于柱状体区4填充到深沟槽的底部且掩埋的掩埋体区5与深沟槽的底部接触，因此，掩埋的掩埋体区5位于对应的柱状体区4下方且与该柱状体区4接触。所述柱状体区4的导电类型可以为第二导电类型，例如 P型。也就是说，柱状体区4的导电类型与掩埋的掩埋体区5的导电类型相同。所述柱状体区的掺杂浓度大于所述掩埋体区5的掺杂浓度。所述柱状体区的掺杂浓度范围可以为5×10¹⁴cm^-3至1×10¹⁶cm^-3，例如，可以采用5×10¹⁵cm^-3的掺杂浓度。从图5可以看出，该柱状体区可以与深沟槽和掩埋体区5对应地形成为多个。

图6示出了根据本公开的实施例的具有栅极结构的功率器件结构。如图6所示，在图5形成的器件结构上形成栅极结构，即，在第二外延层2上形成顺序堆叠的栅氧化层8和栅极层9，所述栅氧化层8可以由二氧化硅或高k电介质材料制成。高K电介质材料例如可以是诸如二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、氮化钛(TiN)。可以通过CVD、PVD、旋涂、电介质上旋涂(SOD)工艺或其他合适的技术来形成高K电介质材料。栅极层9可以例如是多晶硅栅层。栅氧化层8和栅极层9进行图案化，以形成开口。如图6所示，栅氧化层8 和栅极层9形成平面栅结构，然而本领域技术人员也容易想到其它栅极结构，例如垂直栅结构。

图7示出了根据本公开的实施例的具有阱状体区6和位于其中的源区7的功率器件结构。如图7所示，以图6所示的具有开口的栅极结构层作为掩模，进行自对准工艺注入以形成阱状体区6，然后在该阱状体区6内部形成源区7。所述阱状体区6的导电类型可以为第二导电类型，例如P型。因此，阱状体区6的导电类型与柱状体区4和掩埋体区5的导电类型一致。所述阱状体区6的掺杂浓度大于柱状体区4的掺杂浓度，柱状体区4的掺杂浓度大于掩埋体区5的掺杂浓度。源区7的导电类型可以是第一导电类型，例如，N型。源区7是高浓度掺杂的，所述源区的掺杂范围可以为5×10¹⁹cm^-3至5×10²¹cm^-3，例如，可以为5×10²⁰cm^-3。如图7所示，由于图6中作为自对准工艺的掩模的栅极结构层(栅氧化层8和栅极层9)的开口对应于柱状体区4，因此，对应于多个柱状体区4形成多个阱状体区6。如图7所示，阱状体区6可以从所述开口下方横向扩散到栅氧化层8下方。在每个阱状体区6内可以分别形成有两个分离的源区7，每个源区7可以从所述开口下方横向扩散到栅氧化层8下方。

图8示出了根据本公开的实施例的具有介质绝缘层10和金属层11的功率器件结构。如图8所示，在如图7所示的功率器件结构上方沉积介质绝缘层10，介质绝缘层10可以由(例如但不限于)硅的氧化物、硅的氮化物、硅的氮氧化物或氧氮化物形成。在介质绝缘层10中进行刻蚀开孔以形成直达阱状体区6和/或源区7的上表面的通孔。在具有通孔的介质绝缘层10上方沉积金属以形成金属层11，所述金属层可以由铝、铜或其合金制成，也可以由于铝、铜与硅的合金制成，例如，所述金属层可以为铝硅铜合金或铝铜合金，其中铝的含量占比高的主要成分。由于介质绝缘层10中的通孔的存在，金属层11可以直达阱状体区6和/或源区7的上表面，从而形成与阱状体区6和/或源区7 的电接触。该金属层可以用作功率器件结构的源极电极。

图9示出了根据本公开的实施例的具有背面金属层的功率器件结构。在完成如图8所示的功率半导体器件结构之后，对衬底背面进行减薄，并在减薄后的衬底背面进行金属沉积以形成背面金属层。该背面金属层覆盖整个衬底背面。减薄后的衬底可以用作功率器件结构的漏区，背面金属层可以用作功率器件结构的漏极电极。

由此可以形成根据本公开的实施例的超结功率器件，其包括由对应的多个阱状体区6、柱状体区4和掩埋体区5组成的体区结构。阱状体区6、柱状体区4和掩埋体区5形成在位于衬底1上方的第一外延层2和第二外延层3中且从第二外延层3的表面向下(即，向衬底方向)顺序形成。阱状体区6形成在第二外延层3中，柱状体区4从阱状体区6底部向下延伸一直越过第一外延层2和第二外延层3之间的边界以延伸到第一外延层2中，掩埋体区5形成在第一外延层2中且与柱状体区4的底部接触。通过该三段体区的设计结构，本公开的实施例的超结功率器件可以实现非常高的耐压能力，例如实现900V 以上的击穿电压，同时可以有效降低导通电阻。位于第一外延层2中的掩埋体区也可以有效的调节两种电荷平衡，进一步提高耐压稳定性。因此，该掩埋体区可以减轻深沟槽底部电场强度过于集中的问题，在提高击穿电压的同时可以有效提雪崩耐量能力。此外，第一外延层2 和第二外延层3的这种双层外延的结构可以改善晶体管的反向恢复特性。

本领域技术人员应当清楚，上述的超结功率器件结构仅是基于本实用新型构思的一种具体实施例，而非对本实用新型的保护范围的限制。在符合本实用新型构思的情况下，本领域技术人员可以对本实用新型的器件结构进行修改和替代。这些修改和替代后的器件结构同样落入了本实用新型的保护范围。

例如，出于简化工艺的目的，可以对三段式体区结构进行简化，仅保留作为第一体区的阱状体区和作为第二体区的柱状体区，而不形成掩埋体区。具体地，图10示出了根据本公开的实施例的取消了掩埋体区之后的功率器件结构。其特征与图9所示功率器件结构相同，除了取消了位于第一外延层2中的掩埋体区。

图11示出了制造如图9所示的功率器件的工艺流程图。其包括以下步骤：在衬底上外延第一外延层；在第一外延层上外延第二外延层；在第二外延层上形成硬掩膜层，对硬掩膜层进行刻蚀形成多个开口；在多个开口处对第二外延层和第一外延层的进行刻蚀形成多个深沟槽；深沟槽从第二外延层延伸到第一外延层中；在多个深沟槽的底部进行掺杂注入，形成多个第三体区；对多个深沟槽进行外延掺杂生长来形成多个柱状的第二体区；在第二外延层内形成多个第一体区。其中，第一体区利用自对准工艺形成。

显然，制备该功率器件的工艺流程还可以包括以下步骤：在形成第一体区之前在第二外延层上方形成栅氧化层和栅极层；在形成第一体区之后在所述第一体区内形成源区；在形成源区之后在栅氧化层和栅极层上方形成介质绝缘层和通孔，沉积金属层以电接触第一体区和源区；对所述衬底底部进行背面减薄并在减薄后的衬底背面上沉积背面金属层。

根据本公开实施例的超结功率器件可以应用于各种电子设备。例如，通过集成多个这样的超结功率器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述功率器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims

1.一种功率器件，包括：

衬底；

第一外延层，设置于所述衬底上；

第二外延层，设置于所述第一外延层上；

多个第一体区，设置于所述第二外延层中；

多个第二体区，设置于相应第一体区的下方；

其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。

2.根据权利要求1所述的功率器件，其中，所述第二体区为柱状体，且所述第二体区的掺杂浓度小于所述第一体区的掺杂浓度。

3.根据权利要求1所述的功率器件，还包括：

多个第三体区，设置于相应第二体区的下方且与第二体区的底部接触。

4.根据权利要求3所述的功率器件，其中，所述第三体区的掺杂浓度小于所述第一体区和第二体区的掺杂浓度。

5.根据权利要求3-4中任一项所述的功率器件，其中，所述第一体区、所述第二体区和所述第三体区均具有第二导电类型。

6.根据权利要求1所述的功率器件，还包括形成在所述第一体区中的第一导电类型的源区和形成在所述衬底中的第一导电类型的漏区。

7.根据权利要求1所述的功率器件，其中，第一外延层和第二外延层均具有第一导电类型，且第一外延层的掺杂浓度大于第二外延层的掺杂浓度。

8.一种电子设备，包括至少部分地由如权利要求1至7中任一项所述的功率器件形成的集成电路。