CN209055948U

CN209055948U - 一种掉电保护电路

Info

Publication number: CN209055948U
Application number: CN201822213408.3U
Authority: CN
Inventors: 冯忠亮; 陈方毅
Original assignee: Sichuan Andi Technology Industrial Co Ltd
Current assignee: Sichuan Andi Technology Industrial Co Ltd
Priority date: 2018-12-27
Filing date: 2018-12-27
Publication date: 2019-07-02
Anticipated expiration: 2028-12-27

Abstract

一种掉电保护电路，包括：MOS管Q1，用于控制电源的开断；MOS管控制电路，与MOS管的G极连接；CPU检测电路，用于将电源控制开关K1的开合状态转换为低电平信号或高电平信号；CPU控制电路，与MOS管控制电路连接；CPU检测电路和CPU控制电路连接CPU；CPU根据CPU检测电路反馈的高电平信号对接入电源的设备进行断电操作；CPU控制电路，根据接入电源的设备的断电情况向MOS管控制电路输入高电平信号或低电平信号；MOS管控制电路，根据电源控制开关K1的开断信号和CPU控制电路的电平信号使MOS管Q1的G极为低电平或高电平以控制MOS管Q1的导通或关断。电源的开断通过一个MOS管来控制，MOS管的导通是由设备电源开关和若干软开关共同决定。

Description

一种掉电保护电路

技术领域

本发明涉及掉电/断电保护，尤其涉及一种设备硬关机中的掉电保护电路。

背景技术

目前所使用的硬件***中，采用的是开关键直接串联在电源线上，开机即接通电源，设备上电，关机则直接切断电源，设备断电停止运行，即使软件***正在处理数据还没有保存。这样设备经常硬关机，电子组件的寿命会大打折扣，且正在处理或未处理完的数据无法及时保存。因此，需要针对这种在软硬件***中的设备硬关机容易损坏硬件、且无法自动保存数据的问题，进行有效改进。

发明内容

本发明的目的在于克服在硬关机情况下无法自动保存数据、及硬关机对硬件损坏的问题，提供一种掉电保护电路，电源的开断通过一个MOS管来控制，MOS管的导通是由设备电源开关和若干软开关共同决定。

本发明通过以下技术方案实现：

一种掉电保护电路，包括连接输入电源的电源控制开关K1，其特征在于，还包括：

MOS管Q1，设置于输入电源和输出电源之间，用于控制电源的开断；

MOS管控制电路，与所述MOS管的G极连接，还与所述电源控制开关K1另一端连接；

CPU检测电路，与所述MOS管控制电路连接，用于将所述电源控制开关K1的开合状态转换为低电平信号或高电平信号；

CPU控制电路，与所述MOS管控制电路连接；

所述CPU检测电路和所述CPU控制电路连接CPU；

所述CPU，根据CPU检测电路反馈的高电平信号对接入电源的设备进行断电操作；

所述CPU控制电路，根据接入电源的设备的断电情况向MOS管控制电路输入高电平信号或低电平信号；

所述MOS管控制电路，根据电源控制开关K1的开断信号和CPU控制电路的电平信号使MOS管Q1的G极为低电平或高电平以控制MOS管Q1的导通或关断。

根据上述构思，所述MOS管控制电路，包括：

与输入电源连接的限流电阻R2，并联在限流电阻R2两端的稳压管D1，与限流电阻R2串联的限流电阻R5，C极连接限流电阻R5、E极连接SGND的三极管Q2，与电源控制开关K1另一端连接的分压电阻R3，与分压电阻R3串联的分压电阻R8；

三极管Q2的B极连接在分压电阻R3和分压电阻R8之间；

MOS管Q1的G极连接在限流电阻R2和限流电阻R5之间；

还包括光电耦合器U3，光电耦合器U3的管脚4连接三极管Q2的C极，管脚3连接三极管Q2的E极，管脚2连接GND，管脚1连接CPU控制电路。

根据上述构思，所述CPU检测电路，包括光电耦合器U2和拉升电阻R4，光电耦合器U2的管脚1和管脚2连接在分压电阻R3和分压电阻R8之间，管脚2连接三极管Q2的B极，管脚3连接GND，管脚4连接拉升电阻R4和CPU，拉升电阻R4连接电源VDD2。

根据上述构思，所述CPU控制电路，包括若干组分别与接入电源的设备连接的控制组件，所述控制组件，包括依次串联的开关二极管、第一电阻、第二电阻，第二电阻连接GND，开关二极管的连接光电耦合器U3的管脚1，第一电阻和第二电阻的连接处与对应的接入电源的设备连接。

进一步的，所述CPU控制电路，包括两组分别与接入电源的设备连接的控制组件：

第一组控制组件，包括依次串联的开关二极管D2、电阻R6、电阻R9，电阻R9连接GND，开关二极管D2的连接光电耦合器U3的管脚1，电阻R6和电阻R9的连接处与对应的接入电源的设备连接；

第二控制组件，包括依次串联的开关二极管D3、电阻R7、电阻R10，电阻R10连接GND，开关二极管D3的连接光电耦合器U3的管脚1，电阻R7和电阻R10的连接处与对应的接入电源的设备连接。

具体的，所述MOS管Q1为PMOS管。

具体的，所述三极管Q2为NPN型。

具体的，所述CPU，根据CPU检测电路反馈的高电平信号进行磁盘同步保存数据，保存完毕后对接入电源的设备进行断电操作。

本发明的有益效果是：

1)、设备开关控制断电不会直接强制关机，避免直接硬关机导致的硬件故障；

2)、设备开关控制断电会由软件操作完毕后触发，保证了关机软件数据不丢失，避免由直接硬关机导致的软件故障；

3)、增加CPU检测电路，CPU可以检测到用户关机动作，从而做相应处理；

4)、电源电路和控制电路隔离，可以实现对不同输入电压的控制；

5)、可以实现多设备/主板对电源的联合控制，互不干扰。

附图说明

图1是本发明的电路结构框图。

图2是本发明的工作流程图。

图3是本发明的一种实施方式电路图。

具体实施方式

本实用新型提供一种硬关机和软关机相结合的方案。电源的开断通过一个MOS管来控制，MOS管的导通是由设备开关和若干个主控板的软件开关共同决定：设备开关和若干软件开关有一个打开，则MOS管接通电源；设备开关和若干软件开关都断开，则MOS管切断电源。

本方案实现了硬件和软件对电源的联合控制，当用户拨动设备电源开关进行关电操作之后，软件进行磁盘同步保存数据，完毕后进行拉低软件开关关闭电源，当所有软件开关都拉低后，MOS管切断电源实现断电。

如图1所示为本发明的电路结构框图。

本实用新型采用PMOS管作为电源的通断开关，PMOS的VGS是负电平驱动。

当有人拨动电源控制开关K1上电后，MOS管控制电路将PMOS管的G极拉为预设的低电平，驱动PMOS管导通，CPU上电。CPU上电后，通过CPU检测电路检测到K1开关为闭合状态，同时将Pwrctl拉为高电平，通过MOS控制电路将PMOS的G极拉为低电平（如果有多个主板/设备，则board2，board3……均实现将PMOS的G极拉低），保持PMOS开启状态。

当有人拨动电源控制开关K1使其断开后，K1处不再拉为高电平，但Pwrctl处仍然是高电平，即MOS管控制电路仍然将PMOS的G极拉为低电平，PMOS继续保持导通，设备供电保持正常。在K1断开后，CPU检测电路会检测到K1的断开，表示有人要关机，则CPU进入关机流程：保存数据，进行磁盘同步，完毕后拉低Pwrctl管脚以控制PMOS切断电源，当所有的设备/主板都拉低Pwrctl后，PMOS切断电源完成设备断电。

MOS管控制电路第一部分是由一个NPN三极管开关电路控制，当K1闭合，三级管基极被拉高，BE导通，控制CE导通，从而控制PMOS导通上电。

MOS管控制电路第二部分是光电耦合器电路组成，光电耦合器的作用有两个：

第一个作用是开关控制PMOS，当Pwrctl管脚被拉高以后，即光耦的输入端接收到控制信号，光耦的输出端将会把PMOS的G极拉低，保持PMOS的导通；

第二个作用就是将设备输入的高电压电源（48V，也可以是其他电压）和CPU的低电压电源（3.3V及以下）隔离开。

光电耦合器的输入端采用二极管并联的多输入电路，作用是多个输入端互不干扰，且输入取值达到多个输入值的“或”关系（只要有一个输入为高，则输出为高；只有全部输入为低其电路的输出才为低）。

CPU检测电路也采用的是与K1串联的一个光电耦合电路，当K1闭合后，光耦的输入端有电流通过，光耦的输出端CPU管脚被拉为低电平；当K1断开后，光耦的输入端没有电流通过，则其输出端断开，CPU管脚被上拉为高电平。

CPU通过检测不同的电平值来检测K1的开合状态。这里的光电耦合电路也有两个作用：一个是作为开关电路来检测K1的开关状态，另一个作用也是将设备的高压电源与CPU的低压电源给隔离开。

具体的，本发明的工作流程如图2所示。

如图3所示，为本发明的一种实施例。

用户拨动开关K1给设备上电，K1闭合后，导致U2的输入导通，通过R3和R8的分压使Q2的V_BE=0.6V（R3和R8的限流使U2工作在正常电流范围），从而Q2的CE极导通。Q2的CE极导通之后，稳压管D1开始工作（R2和R5的限流使Q2及Q1工作在正常电流范围），D1的作用是把Q1的V_GS稳定在-16V（使Q1导通的正常电压范围），从而Q1导通，后级DC-DC电源上电，VDD上电后各主控板/各设备开始工作，CPU检测到U2将PWR_Status拉低之后将各自的Pwrctl上拉为高电平，此时U3和Q2同时作用将R5拉为低电平，Q1工作状态不变，***上电完毕。

当用户拨动开关K1将设备断电，K1断开，此时U2无输入=0V，Q2的V_BE=0V，Q2的CE极断开，但由于U3还保持原来状态继续工作的，R5依然被拉为低电平，Q1继续保持原来的状态给后级DC-DC供电，各主控板/各设备工作正常。由于U2输入为0，则其输出断开，R4将PWR_Status拉为高电平，CPU检测到PWR_Status为高电平后，开始断电流程：保存正在工作的数据，进行磁盘同步，完毕后将对应的Pwrctl拉为低电平。当Board1_Pwrctl拉为低电平后，Board1_Pwrctl不再给U3输入任何电压，但由于D2的作用，如果Board2_Pwrctl未拉为低电平，其不会把U3的输入拉为低电平，U3继续保持原来的工作状态。只有Board1_Pwrctl和Board2_Pwrctl都拉为低电平之后，U3输入电压=0V，此时U3和Q2的输出极均工作在断开状态，此时Q1的V_GS=0V，从而Q1将后级电源断开，***断电完毕。

支持的设备输入电压由限流电阻来控制，设备支持18V~72V的直流电源输入，当R3=16.2K时（根据不同的电阻功率可进行不同的串并联组合实现），

I_R3=(U_{VCC_IN}-0.6V-1.2V)/R₃=(U_{VCC_IN}-1.8V)/R₃，

此时其通过的电流在1 mA~4.3mA之间（U2的压降为1.2V，Q2的V_be=0.6V）。R2和R5分别设置为16K，Q2的V_CE=0.4V，当VCC_IN在18V~32.4V时：

I_R2=I_R5=(U_{VCC_IN}-0.4V) /(R₂+R₅)= (U_{VCC_IN}-0.4V)/16k；

在0.55mA~1mA之间；

当VCC_IN在32.4V~72V时：

I_R2=16V/16K=1mA，

I_R5=(U_{VCC_IN}-0.4V-16V)/R5=(U_{VCC_IN}-16.4V)/R5，

I_R5在1mA~3.48mA之间。

本发明的应用，可以解决卫星调制解调器设备在硬关机情况下无法自动保存数据，及硬关机对硬件损坏的问题。

应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种掉电保护电路，包括连接输入电源的电源控制开关K1，其特征在于，还包括：

CPU控制电路，与所述MOS管控制电路连接；

所述CPU检测电路和所述CPU控制电路连接CPU；

2.根据权利要求1所述的掉电保护电路，其特征在于，所述MOS管控制电路，包括：

三极管Q2的B极连接在分压电阻R3和分压电阻R8之间；

MOS管Q1的G极连接在限流电阻R2和限流电阻R5之间；

3.根据权利要求2所述的掉电保护电路，其特征在于，所述CPU检测电路，包括光电耦合器U2和拉升电阻R4，光电耦合器U2的管脚1和管脚2连接在分压电阻R3和分压电阻R8之间，管脚2连接三极管Q2的B极，管脚3连接GND，管脚4连接拉升电阻R4和CPU，拉升电阻R4连接电源VDD2。

4.根据权利要求2所述的掉电保护电路，其特征在于，所述CPU控制电路，包括若干组分别与接入电源的设备连接的控制组件，所述控制组件，包括依次串联的开关二极管、第一电阻、第二电阻，第二电阻连接GND，开关二极管的连接光电耦合器U3的管脚1，第一电阻和第二电阻的连接处与对应的接入电源的设备连接。

5.根据权利要求4所述的掉电保护电路，其特征在于，所述CPU控制电路，包括两组分别与接入电源的设备连接的控制组件：

6.根据权利要求1所述的掉电保护电路，其特征在于，所述MOS管Q1为PMOS管。

7.根据权利要求1所述的掉电保护电路，其特征在于，所述三极管Q2为NPN型。

8.根据权利要求1所述的掉电保护电路，其特征在于，所述CPU，根据CPU检测电路反馈的高电平信号进行磁盘同步保存数据，保存完毕后对接入电源的设备进行断电操作。