CN209044299U - 掩膜板 - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims abstract description 51
- 239000004065 semiconductor Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 31
- 230000002093 peripheral effect Effects 0.000 claims description 21
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 15
- 229910052804 chromium Inorganic materials 0.000 claims description 15
- 239000011651 chromium Substances 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 15
- 238000002834 transmittance Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000009826 distribution Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 41
- 238000000034 method Methods 0.000 abstract description 28
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000007687 exposure technique Methods 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 7
- 239000004020 conductor Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 206010067482 No adverse event Diseases 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
本实用新型提供了一种掩膜板，包括用以形成对准标记图案的若干全透光部分、用以形成阱区图案的若干半透光部分及除所述全透光部分和所述半透光部分之外的不透光部分，即所述掩膜板具有三种透光形态，进行曝光工艺后，使用所述全透光部分来定义出对准标记，所述半透光部分定义出阱区，节约了一块掩膜板，同时节省一次曝光工艺和一次光刻胶去除工艺，有效减少了晶圆制造曝光次数，可达到降低成本和提高产能的目的。并且，由于对准标记仅作为对位基准使用，后续形成阱区的工艺也不会影响其功能。
Description
技术领域
本实用新型涉及集成电路制造技术领域，尤其涉及一种掩膜板。
背景技术
在集成电路制造过程中，通常需要通过成膜、掺杂、涂布光刻胶(通常简称为涂胶)、曝光、显影、刻蚀、去除光刻胶(通常简称为去胶)等诸多工艺在晶圆上形成若干半导体元器件。为保证半导体元器件的质量，不同的膜层(layer)之间需要保证套合(overlay，亦称为对准)精度。故，在曝光过程中，需要采用一道具有对准标记图案的掩膜板在半导体基底的第一道膜层上定义出有效图形(也称为对准标记)，以供后续膜层进行对准，而后的曝光工艺可以通过该对准标记进行对准曝光。通常，形成对准标记之后会进行阱(Well)区形成工艺，即采用一道具有阱区图案的掩膜板定义出阱区。可见，传统工艺中，形成对准标记和阱区时需要完成两次曝光工艺以及相应的需要完成两次光刻胶去除工艺。众所周知，曝光工艺是以一个单元(shot)形式进行，以12英寸晶圆为例，使用6英寸的掩膜板需要近一百次曝光才能完成一片晶圆的曝光，两次曝光工艺更是需要近两百次的曝光，因而，曝光工艺往往容易成为产能的瓶颈，影响整个工艺制造流程的顺畅，且曝光工艺所需的成本较高。
实用新型内容
本实用新型的目的在于提供一种掩膜板，以减少晶圆制造过程中的曝光次数，达到降低成本和提高产能的目的。
为了达到上述目的，本实用新型提供了一种掩膜板，
用于在一半导体基底上形成对准标记和阱区，包括一基板，所述基板包括若干个用以形成对准标记图案的全透光部分、若干个用以形成阱区图案的半透光部分和不透光部分，所述半透光部分的透光率介于35％-75％。
可选的，所述基板包括芯片掩膜区及围绕所述芯片掩膜区的***掩膜区，所述全透光部分形成于所述***掩膜区内，所述半透光部分形成于所述芯片掩膜区和所述***掩膜区内。
可选的，所述全透光部分的数量为多个，多个所述全透光部分均匀分布于所述芯片掩膜区的周围。
可选的，所述全透光部分的形状均为方形。
可选的，所述半透光部分包括多个第一半透光部分和多个第二半透光部分，多个所述第一半透光部分均位于所述芯片掩膜区内，多个所述第二半透光部分均位于***掩膜区内。
可选的，多个所述第一半透光部分呈阵列分布，多个所述第二半透光部分均匀分布于所述芯片掩膜区的周围。
可选的，所述第一半透光部分和所述第二半透光部分的形状均为方形。
可选的，所述基板的材料为石英玻璃，所述石英玻璃上覆盖有图形化的铬薄膜，所述基板上未被所述铬薄膜覆盖的区域构成所述全透光部分，所述基板上被所述铬薄膜部分覆盖的区域构成所述半透光部分。
可选的，所述半透光部分上的铬薄膜呈栅格状。
可选的，所述基板上除所述全透光部分和所述半透光部分之外的区域完全被所述铬薄膜覆盖。
与现有技术相比，本实用新型提供的掩膜板包括用以形成对准标记图案的若干全透光部分、用以形成阱区图案的若干半透光部分及除所述全透光部分和所述半透光部分之外的不透光部分，即所述掩膜板具有三种透光形态，进行曝光工艺后，使用所述全透光部分来定义出对准标记，所述半透光部分定义出阱区，节约了一块掩膜板，同时节省一次曝光工艺和一次光刻胶去除工艺，有效减少了晶圆制造曝光次数，可达到降低成本和提高产能的目的。并且，由于对准标记仅作为对位基准使用，后续形成阱区的工艺也不会影响其功能。
附图说明
图1为具有对准标记图案的第一掩膜板的结构示意图；
图2为采用第一掩膜板对半导体基底执行曝光和刻蚀工艺后形成的半导体器件的结构示意图；
图3为具有阱区图案的第二掩膜板的结构示意图；
图4为采用第二掩膜板对半导体基底执行曝光工艺后形成的半导体器件的结构示意图；
图5为本实用新型实施例提供的一种掩膜板的结构示意图；
图6为本实用新型实施例提供的采用所述掩膜板对半导体基底执行曝光工艺后形成的半导体器件的结构示意图；
图7为本实用新型实施例提供的对半导体基底执行刻蚀工艺后形成的半导体器件的结构示意图；
图8为本实用新型实施例提供的去除部分第三图形化的光刻胶层后形成的半导体器件的结构示意图；
其中，附图标记为：
01-第一掩模板；011-对准标记图案；
02-第二掩模板；021-阱区图案；
1-掩模板；10-基板；11-全透光部分；12-半透光部分；121-第一半透光部分；122-第二半透光部分；13-不透光部分；1a-芯片掩模区；1b-***掩模区；
20-半导体基底；
2-半导体基底；2a-芯片区域；2b-***区域；
31-第一图形化的光刻胶层；
32-第二图形化的光刻胶层；
33-第三图形化的光刻胶层。
具体实施方式
图1为具有对准标记图案的第一掩膜板的结构示意图。如图1所示，所述第一掩膜板01上具有若干个对准标记图案011。图2为采用第一掩膜板对半导体基底执行曝光和刻蚀工艺后形成的半导体器件的结构示意图。如图1和图2所示，采用所述第一掩膜板01对半导体基底20执行曝光和显影工艺，所述对准标记图案011对应所述半导体基底20的区域上的光刻胶被去除(即该区域上没有光刻胶的遮挡)，其余区域的光刻胶得以保留，形成第一图形化的光刻胶层31。然后，以第一图形化的光刻胶层31为掩膜，对所述半导体基底20执行刻蚀工艺，在所述半导体基底20上形成对准标记(图2中凹陷的部分)。随后，即可去除所述第一图形化的光刻胶层31。
图3为具有阱区图案的第二掩膜板的结构示意图。如图3所示，所述第二掩膜板02上具有若干个阱区图案021。图4为采用第二掩膜板对半导体基底执行曝光工艺后形成的半导体器件的结构示意图。如图3和图4所示，采用具有阱区图案021的第二掩膜板02对所述半导体基底20执行曝光和显影工艺，所述阱区图案021对应所述半导体基底20的区域上的光刻胶被去除(即该区域上没有光刻胶的遮挡)，其余区域的光刻胶得以保留，形成第二图形化的光刻胶层32。然后，以所述第二图形化的光刻胶层32为掩膜，对所述半导体基底20执行离子注入工艺，以在所述半导体基底20上形成阱区，最后去除所述第二图形化的光刻胶层32。
发明人发现，采用上述方法形成对准标记和阱区，需要采用两个掩膜板分别完成两个曝光工艺，相应的，需要两次涂胶和去除光刻胶的工艺，步骤复杂，耗时长，产能较低，制造成本较高。发明人进一步研究发现，所述半导体基底20上的对准标记通常在芯片区域外，且仅用作对准，无其他用途，且在形成所述阱区时，也仅是采用离子注入工艺，没有使用到刻蚀等工艺，即不会改变半导体基底20表面的图形，对准标记上进行了离子注入也对器件不会产生影响，所以若将所述第一掩膜板01和所述第二掩膜板02整合为一个掩膜版，仅进行一次曝光工艺，也不会对后续制程产生任何影响。
基于此，本实用新型实施例提供了一种掩膜板，所述掩膜板包括用以形成对准标记图案的若干全透光部分、用以形成阱区图案的若干半透光部分及除所述全透光部分和所述半透光部分之外的不透光部分，即所述掩膜板具有三种透光形态，进行曝光工艺后，使用所述全透光部分来定义出对准标记，所述半透光部分定义出阱区，节约了一块掩膜板，同时节省一次曝光工艺和一次光刻胶去除工艺，有效减少了晶圆制造曝光次数，可达到降低成本和提高产能的目的。并且，由于对准标记仅作为对位基准使用，后续形成阱区的工艺也不会影响其功能。
下面将结合图5至图8对本实用新型的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
图5为本实施例提供的一种掩膜板的结构示意图。如图5所示，所述掩膜板1用于在一半导体基底上形成对准标记和阱区，所述掩膜板1包括一基板10，所述基板10包括对应对准标记图案的全透光部分11、对应阱区图案的半透光部分12和不透光部分13。其中，所述全透光部分11也可以称之为“全透光区域”，其透光率例如是大于或等于98％；所述半透光部分12也可以称之为“半透光区域”，所述半透光部分12的透光率例如是介于35％-75％之间。本实施例中，所述基板10上除所述全透光部分11和所述半透光部分12之外的区域均为不透光部分13，所述不透光部分13的透光率例如是小于或等于2％，可以近似看成能够遮挡所有的光线。即，本实施例中的基板10包括三个区域，即，全透光区域11、半透光区域12及不透光部分13。应理解，全透光部分11、半透光部分12及不透光部分13的透光率不限于以上描述的范围，所谓“全透光区域”只是相对于“半透光区域”和“不透光部分”的透光率较高，并不意味着完全透光，所谓“不透光部分”只是相对于“全透光区域”和“半透光区域”的透光率较低，并不意味着完全不透光，同理，所谓“半透光区域”的透光率介于“全透光区域”和“不透光部分”之间，并不要求其透光率恰好是“全透光区域”的透光率的一半，可以根据实际的工艺需要相应的调整上述三个区域的透光率范围。
所述基板10的材料例如是石英玻璃(quartz)，所述石英玻璃上可以覆盖有图形化的铬薄膜。所述基板10上未被铬薄膜覆盖的区域可以构成所述全透光部分11(全透光区域)。所述基板10上被铬薄膜部分覆盖的区域可以构成所述半透光部分12(半透光区域)，比如，半透光部分12上的铬薄膜呈栅格状(例如条状栅格)，通过调整栅格的尺寸可以相应调整该区域的透光率的大小。所述基板10上完全被铬薄膜覆盖的区域可以构成所述不透光部分13。
所述掩膜板1上的全透光部分11对应对准标记图案，其用于在所述半导体基底上形成对准标记，后续的曝光工艺可以通过该对准标记进行对准。所述半透光部分12对应阱区图案，其用于在所述半导体基底上形成阱区，所述阱区例如是指MOSFET(金属-氧化物半导体场效应晶体管)的阱区。所述不透光部分13对应所述半导体基底上不需要形成图案的部分。所述全透光部分11的数量与半导体基底的一个单元(shot)内要形成的对准标记的数量相等，所述半透光部分12的数量与半导体基底的一个单元(shot)内要形成的阱区的数量相等。进一步，所述半导体基底包括芯片区域及围绕所述芯片区域的***区域(通常是指划片道区域)，所述对准标记是形成于所述半导体基底的***区域中，所述半导体基底的***区域和芯片区域中均可以形成所述阱区。
所述半导体基底上的芯片区域(chip area)可以呈阵列式排布，每个所述芯片区域的***均围绕一个***区域(non-chip area，也称边缘区域、***区域，即非用于形成芯片的区域)，一个所述芯片区域对应一个所述***区域，所述半导体基底上一个所述芯片区域及其对应的所述***区域的面积之和与所述掩膜板1的面积相等。相应的，如图5所示，可以认为所述基板10包括芯片掩膜区1a和***掩膜区1b，所述***掩膜区1b包围所述芯片掩膜区1a，所述芯片掩膜区1a对应所述半导体基底上的芯片区域，所述***掩膜区1b对应所述半导体基底上的***区域。
所述半导体基底上形成的对准标记的数量可以是多个，例如是4个，4个所述对准标记对称设置于所述芯片区域的四周上，以便于对准。当然，所述对准标记的数量不局限于4个，也可以是2个、6个或8个等。所述全透光部分11在所述掩膜板1上的分布位置与所述对准标记在所述***区域上的分布位置相对应，例如也是4个。其中，这些全透光部分11的形状可以相同或不相同，同时，多个全透光部分11的面积可以相同或不相同。本实施例中，多个全透光部分11的形状均为正方形且面积相同，以使在所述半导体基底上形成的多个对准标记的形状均相同，有利于后续的膜层的对准。
所述半导体基底上形成的阱区的数量可以是多个，且所述阱区在所述芯片区域上密集、数量多，所述阱区在所述***区域上稀疏、数量少，所述半透光部分12在所述掩膜板1上分布的位置与所述阱区在所述芯片区域和***区域上的分布位置相对应。具体而言，所述半透光部分12包括多个第一半透光部分121和多个第二半透光部分122，多个所述第一半透光部分121均位于芯片掩膜区1a内，所述多个第二半透光部分122均位于***掩膜区1b内。多个所述第一半透光部分121的形状可以相同或不相同，并且，多个所述第二半透光部分122的面积可以相同或不相同。本实施例中，第二半透光部分122的数量是3个，3个第二半透光部分122位于所述芯片掩膜区1a***的三个角落处，第一半透光部分121则为阵列分布，所述第一半透光部分121和第二半透光部分122均为方形结构(优选是正方形)，以匹配所述阱区的形状，且所述第一半透光部分121和第二半透光部分122的面积优选是相等的，以使在所述芯片掩膜区1a及所述***掩膜区1b形成的阱区的面积相同。
可选的，所述基板10的厚度介于5毫米-20毫米。
图6-图8为采用所述掩膜板1对一半导体基底2进行曝光工艺和刻蚀工艺后形成的半导体器件的结构示意图，接下来，将结合图6-图8对本实施例提供的掩膜板1的使用方法作进一步说明。
首先，如图6所示(图6仅示意性的展示出了所述半导体基底2上的一个器件区，所述器件区包括芯片区域2a和***区域2b)，在所述半导体基底2上涂布光刻胶，所述光刻胶例如是正性光刻胶。接着，采用所述掩膜板1对所述半导体基底2执行曝光工艺，曝光之后进行显影工艺，形成第三图形化的光刻胶层33。所述半导体基底2上对应所述掩模板1上的全透光部分11的光刻胶被全部去除，使所述第三图形化的光刻胶层33仅覆盖部分所述半导体基底2；所述半导体基底2上对应所述掩模板1上的半透光部分12的光刻胶被去除一部分，即对应所述掩模板1上的半透光部分12的光刻胶仍然保留了一定厚度；所述半导体基底2上对应所述掩模板1上的不透光部分13的光刻胶被完全保留；如此，使所述第三图形化的光刻胶层33具有梯度，即所述第三图形化的光刻胶层33对应阱区的部分较其他区域更薄。
接着，如图7所示，以所述第三图形化的光刻胶层33为掩模，刻蚀所述半导体基底2，形成对准标记(图7中的凹陷部分)，用于后续膜层的对位。所述刻蚀工艺例如是干法刻蚀。
接着，如图8所示，执行灰化工艺去除部分厚度的所述第三图形化的光刻胶层33，由于所述第三图形化的光刻胶层33中对应阱区的部分较其他区域更薄，在去除所述第三图形化的光刻胶层33中对应阱区的部分时，其他区域的所述第三图形化的光刻胶层33仍然会保留(只是厚度变薄了)。接下来，以剩余的第三图形化的光刻胶层33为掩膜，执行离子注入工艺，以在所述半导体基底2中形成阱区。虽然此时所述对准标记也被掺杂了离子，但由于所述对准标记仅仅是用于对位，所以并无不良影响。
综上，在本实用新型实施例提供的掩膜板中，包括用以形成对准标记图案的若干全透光部分、用以形成阱区图案的若干半透光部分及除所述全透光部分和所述半透光部分之外的不透光部分，即所述掩膜板具有三种透光形态，进行曝光工艺后，使用所述全透光部分来定义出对准标记，所述半透光部分定义出阱区，节约了一块掩膜板，同时节省一次曝光工艺和一次光刻胶去除工艺，有效减少了晶圆制造曝光次数，可达到降低成本和提高产能的目的。并且，由于对准标记仅作为对位基准使用，后续形成阱区的工艺也不会影响其功能。
上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属技术领域的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
Claims (10)
1.一种掩膜板，用于在一半导体基底上形成对准标记和阱区，其特征在于，包括一基板，所述基板包括若干个用以形成对准标记图案的全透光部分、若干个用以形成阱区图案的半透光部分和不透光部分，所述半透光部分的透光率介于35％-75％。
2.如权利要求1所述的掩膜板，其特征在于，所述基板包括芯片掩膜区及围绕所述芯片掩膜区的***掩膜区，所述全透光部分形成于所述***掩膜区内，所述半透光部分形成于所述芯片掩膜区和所述***掩膜区内。
3.如权利要求2所述的掩膜板，其特征在于，所述全透光部分的数量为多个，多个所述全透光部分均匀分布于所述芯片掩膜区的周围。
4.如权利要求3所述的掩膜板，其特征在于，所述全透光部分的形状均为方形。
5.如权利要求2所述的掩膜板，其特征在于，所述半透光部分包括多个第一半透光部分和多个第二半透光部分，多个所述第一半透光部分均位于所述芯片掩膜区内，多个所述第二半透光部分均位于***掩膜区内。
6.如权利要求5所述的掩膜板，其特征在于，多个所述第一半透光部分呈阵列分布，多个所述第二半透光部分均匀分布于所述芯片掩膜区的周围。
7.如权利要求5所述的掩膜板，其特征在于，所述第一半透光部分和所述第二半透光部分的形状均为方形。
8.如权利要求1所述的掩膜板，其特征在于，所述基板的材料为石英玻璃，所述石英玻璃上覆盖有图形化的铬薄膜，所述基板上未被所述铬薄膜覆盖的区域构成所述全透光部分，所述基板上被所述铬薄膜部分覆盖的区域构成所述半透光部分。
9.如权利要求8所述的掩膜板，其特征在于，所述半透光部分上的铬薄膜呈栅格状。
10.如权利要求8所述的掩膜板，其特征在于，所述基板上除所述全透光部分和所述半透光部分之外的区域完全被所述铬薄膜覆盖。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821957502.3U CN209044299U (zh) | 2018-11-23 | 2018-11-23 | 掩膜板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821957502.3U CN209044299U (zh) | 2018-11-23 | 2018-11-23 | 掩膜板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209044299U true CN209044299U (zh) | 2019-06-28 |
Family
ID=67043486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821957502.3U Active CN209044299U (zh) | 2018-11-23 | 2018-11-23 | 掩膜板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN209044299U (zh) |
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- 2018-11-23 CN CN201821957502.3U patent/CN209044299U/zh active Active
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