CN208386577U - 基于m-lvds实时多主高速总线的通信*** - Google Patents
基于m-lvds实时多主高速总线的通信*** Download PDFInfo
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Abstract
本实用新型涉及一种基于M‑LVDS实时多主高速总线的通信***，该通信***包括：***A、***B和M‑LVDS总线，所述的***A和***B分别包括若干个节点，在所述的***A或***B内部的节点之间通过背板和PCB走线互连；在所述的***A和***B之间的节点间通过M‑LVDS总线互连。现有技术相比，本实用新型具有高速、实时、隔离、灵活组网等优点。
Description
技术领域
本实用新型涉及于总线通信领域，尤其是涉及一种基于M-LVDS实时多主高速总线的通信***。
背景技术
在安全***设计中，总线通信需要满足几大基本要求：不同节点间电气隔离、不同节点间高速通信、不同节点间实时通信、不同节点间故障容忍与故障隔离。
在业内存在多种总线机制，但是都不能完全满足这几个要求，例如
1、高速的并行总线能够满足实时性要求，但无法满足不同节点间的隔离要求；
2、网络通信能够满足隔离要求，但是不能满足实时性要求；
3、CAN总线满足隔离和实时性的要求，但是又无法实现高速通信。
经过检索，中国专利公开号为CN107317734A公开了一种基于SOC技术的集成CN总线节点芯片结构，该节点芯片，由总控制器、CAN总线协议控制器单元、收发电路单元构成，总控制器用于实现对CAN总线协议控制器的寄存器配置并且完成数据的读出与写入；CAN总线协议控制器单元用于实现CAN总线数据链路层内容，包括数据成帧、错误检测和验收滤波；CAN收发电路单元实现CAN总线物理层内容，完成物理总线电平与逻辑电平的转换，该实用新型简化CAN总线通信***的节点设计，减小CAN总线通信***设计人员的设计与调试难度，提高***的稳定性与可靠性。但该实用新型针对的是CAN总线通信，由于自身局限性，无法实现高速通信。
实用新型内容
本实用新型的目的就是为了克服上述现有技术存在的缺陷而提供一种基于 M-LVDS实时多主高速总线的通信***。
本实用新型的目的可以通过以下技术方案来实现：
一种基于M-LVDS实时多主高速总线的通信***，其特征在于，该通信***包括：***A、***B和M-LVDS总线，所述的***A和***B分别包括若干个节点，在所述的***A或***B内部的节点之间通过背板和PCB走线互连；在所述的***A和***B之间的节点间通过M-LVDS总线互连。
优选地，所述的M-LVDS总线为双绞线电缆。
优选地，所述的***A和***B的每个节点均包括一个独立的嵌入式板卡，所述的板卡内部包括处理器、存储器和M-LVDS总线控制器。
优选地，所述的M-LVDS总线控制器为FPGA。
优选地，所述的FPGA中设有寄存器、发送模块、接收模块和链路状态监听模块，所述的寄存器分别与处理器、发送模块、接收模块连接，所述的链路状态监听模块分别与发送模块、接收模块连接，所述的M-LVDS总线分别与发送模块、接收模块连接。
优选地，所述的发送模块中设有数据FIFO缓存区。
优选地，所述的接收模块中设有用于对M-LVDS总线上的数据进行采样的时钟。
优选地，所述的时钟包括相位依次相差90°的4个时钟。
与现有技术相比，本实用新型具有以下优点：
1、灵活性：M-LVDS总线不需要改变任何节点的相关硬件，就可以在总线上直接添加新的节点，即支持节点的动态加入或退出；
2、总线帧的发送采用双网的方式，双网的物理和功能都保持独立，各自采用重发机制，以保证数据有效性。
附图说明
图1为本实用新型的通信结构拓扑结构示意图；
图2为本实用新型的M-LVDS总线控制器结构示意图。
具体实施方式
下面将对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本实用新型保护的范围。
如图1所示，一种基于M-LVDS实时多主高速总线的通信***，该通信***包括：***A、***B和M-LVDS总线，所述的M-LVDS总线为双绞线电缆，所述的***A和***B分别包括若干个节点，在所述的***A或***B内部的节点之间通过背板和PCB走线互连；在所述的***A和***B之间的节点之间通过双绞线电缆互连。
在所述的M-LVDS总线上当有多个节点同时有驱动请求时，必须要进行总线仲裁：当一个新的节点加入到M-LVDS总线上时，该节点不能驱动M-LVDS总线，只能接收M-LVDS总线上的信号；当M-LVDS总线处于空闲状态时，所述的节点才可以仲裁M-LVDS总线使用权；所述的节点获得M-LVDS总线仲裁使用权之后发送数据。
所述的M-LVDS总线仲裁的规则是：所述的节点发送数据0，但接收到的数据是1，说明M-LVDS总线上有其它节点同时在驱动M-LVDS总线，且优先级高于自己，该节点中止当前的发送操作。
所述的***A和***B的每个节点都是一个独立的嵌入式板卡，所述的板卡内部包括处理器、存储器和M-LVDS总线控制器，所述的M-LVDS总线控制器为 FPGA。
如图2所示，所述的FPGA包括：mlvds_regs寄存器子模块、mlvds_tx_queue 发送队列子模块、mlvds_transmitter发送子模块、mlvds_sample接收采样子模块、 mlvds_rx_queue接收队列子模块和mlvds_link_monitor链路状态监测子模块。
所述的mlvds_regs寄存器子模块上设有与处理器的接口，所述的mlvds_regs 寄存器子模块分别连接mlvds_tx_queue发送队列子模块和mlvds_rx_queue接收队列子模块，所述的mlvds_regs寄存器子模块维护M-LVDS总线控制器中的可编程寄存器，包括：控制寄存器、状态寄存器、中断寄存器。
所述的mlvds_tx_queue发送队列子模块内部设有数据FIFO缓存区，所述的mlvds_tx_queue发送队列子模块连接mlvds_transmitter发送子模块，当一个完整帧写入到数据FIFO时，将向mlvds_transmitter请求发送数据。
所述的mlvds_transmitter发送子模块分别连接M-LVDS总线和 mlvds_link_monitor链路状态监测子模块，该模块负责仲裁M-LVDS总线的使用权，节点在发送数据之前，必须先通过总线仲裁获得总线使用权。只有获得总线使用权后，才能将本节点的数据帧发送到总线上。
所述的mlvds_sample接收采样子模块分别连接M-LVDS总线和 mlvds_link_monitor链路状态监测子模块，所述的mlvds_sample接收采样子模块包括相位依次相差90°的4个时钟，所述的4个时钟同时对M-LVDS总线上的数据进行采样，从而确保其中至少有1个时钟采样到了正确的数据帧。
所述的mlvds_rx_queue接收队列子模块分别连接mlvds_sample接收采样子模块和mlvds_regs寄存器子模块，所述的mlvds_rx_queue接收队列子模块接收 MLVDS总线上的数据帧，并对接收到的数据帧进行过滤检查，判断是否符合本地节点的接收过滤规则，同时会将接收过程中的错误状态信息反馈给CPU。
所述的mlvds_link_monitor链路状态监测子模块监测链路的当前状态，包括所述的M-LVDS总线是否已经连接上和M-LVDS总线是否处于空闲状态。
本实用新型已经被应用于安全计算机平台CVC-200的开发，根据应用环境的不同，CVC-200分为两种配置，分别为CVC-200C和CVC-200T。CVC-200C是车载型，基于CVC-200C平台可以形成iCC、CTCS-KA等地铁和国铁的车载产品。 CVC-200T是轨旁型，基于CVC-200T平台可以形成联锁、列控、ZC、LC、RBC、 TSRS、CCS等轨旁产品。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。
Claims (8)
1.一种基于M-LVDS实时多主高速总线的通信***，其特征在于，该通信***包括：***A、***B和M-LVDS总线，所述的***A和***B分别包括若干个节点，在所述的***A或***B内部的节点之间通过背板和PCB走线互连；在所述的***A和***B之间的节点间通过M-LVDS总线互连。
2.根据权利要求1所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的M-LVDS总线为双绞线电缆。
3.根据权利要求1所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的***A和***B的每个节点均包括一个独立的嵌入式板卡，所述的板卡内部包括处理器、存储器和M-LVDS总线控制器。
4.根据权利要求3所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的M-LVDS总线控制器为FPGA。
5.根据权利要求4所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的FPGA中设有寄存器、发送模块、接收模块和链路状态监听模块，所述的寄存器分别与处理器、发送模块、接收模块连接，所述的链路状态监听模块分别与发送模块、接收模块连接，所述的M-LVDS总线分别与发送模块、接收模块连接。
6.根据权利要求5所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的发送模块中设有数据FIFO缓存区。
7.根据权利要求5所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的接收模块中设有用于对M-LVDS总线上的数据进行采样的时钟。
8.根据权利要求7所述的一种基于M-LVDS实时多主高速总线的通信***，其特征在于，所述的时钟包括相位依次相差90°的4个时钟。
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Cited By (2)
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|---|---|---|---|---|
| CN112100112A (zh) * | 2020-09-18 | 2020-12-18 | 中车株洲电力机车研究所有限公司 | 全双工总线及列车 |
| CN116094867A (zh) * | 2023-04-10 | 2023-05-09 | 湖南鲸瓴智联信息技术有限公司 | 基于mlvds总线的时间敏感网络控制协议设计方法 |
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