CN208127215U - 包括终止结构的电子设备 - Google Patents

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Abstract

本公开涉及一种包括终止结构的电子设备，所述终止结构包括衬底、半导体层和第一沟槽。所述半导体层具有主表面。所述第一沟槽延伸穿过所述半导体层的厚度的大部分。所述衬底和所述半导体具有相反的导电类型。在一个实施方案中，主体延伸区具有与所述半导体层相同的导电类型，与所述主表面相邻并且与所述第一沟槽间隔开。在另一个实施方案中，掺杂区具有与所述衬底相同的导电类型，与所述主表面相邻并且邻接所述第一沟槽。在另一实施方案中，所述终止结构可包括第二沟槽，所述第二沟槽延伸穿过所述半导体层的厚度的大部分，并且掺杂区与所述第一沟槽和所述第二沟槽间隔开。

Description

包括终止结构的电子设备
技术领域
本公开涉及包括终止结构的电子设备以及形成这种电子设备的工艺。
背景技术
功率晶体管可在50V及更高的电压下操作。管芯的***可保持在漏极电压下，并且电子设备的有源区可在管芯的内部中。终止结构保持在管芯的***与有源区之间，使得设备的源极和漏极不会在不可接受的低电压下击穿。与有源区一样，终止结构在关断状态下阻断电压，但与有源区不同，终止结构不必在导通状态下通过电流。当源极与漏极之间的电压升高时，使用更稳健的终止结构。
在电子设备的设计中可涉及到折衷。当源极与漏极之间的击穿电压保持在可接受的电平下时，导通状态电阻将较小。超结设备具有相反地掺杂的半导体的相邻层以提供用于导通状态传导的电荷载子，以及提供用于关断状态电流阻断的耗尽区(相当于无载子的“本征”半导体材料)。
然而，现有超结构造技术存在许多缺点，其中包括间距有限(导致半导体面积浪费)并且终止难。前一缺点可导致相对较大的终止结构，而后一缺点可限制设备可靠性和成品率。
实用新型内容
本实用新型要解决的问题是与常规设计所占用的相同尺寸相比升高终止区的击穿电压，或与相同击穿电压的常规设计相比减小终止所占用的面积。
根据本实用新型的一个方面，提供了一种电子设备。该电子设备可包括终止结构，其中该终止结构包括具有第一导电类型的半导体材料的衬底；与第一导电类型相反的第二导电类型的第一半导体层，其中第一半导体层覆盖在衬底上面并且具有主表面；第一沟槽，该第一沟槽延伸穿过第一半导体层的厚度的大部分；以及第二导电类型的主体延伸区，该主体延伸区与第一半导体层的主表面相邻并且与第一沟槽间隔开。
在一个实施方案中，该电子设备还包括第一导电类型的第一掺杂区，其中该第一掺杂区与第一半导体层的主表面相邻并且设置在第一沟槽与主体延伸区之间。
在一个具体实施方案中，第一掺杂区邻接第一沟槽。该电子设备还可包括第二沟槽，该第二沟槽延伸穿过第一半导体层的至少一部分并且与第一沟槽和第一掺杂区间隔开；以及第一导电类型的第二掺杂区，其中该第二掺杂区设置在主体延伸区与第二沟槽之间并且与主体延伸区和第二沟槽间隔开。
在另一个实施方案中，该电子设备还包括第一导电类型的第一掺杂区，该第一掺杂区沿着第一沟槽的大部分延伸，其中第一掺杂区与第一半导体层的主表面间隔开。
在一个具体实施方案中，该电子设备还包括第一导电类型的第二半导体层，该第二半导体层设置在衬底与第一半导体层之间，其中该第二半导体层具有与第一掺杂区和衬底每一者相比更低的掺杂物浓度。
在另一实施方案中，该电子设备还包括第一导电类型的第二半导体层，该第二半导体层设置在衬底与第一半导体层之间；第二沟槽，该第二沟槽延伸穿过第一半导体层和第二半导体层的厚度的大部分并且与第一沟槽间隔开；第一导电类型的第一掺杂区，其中该第一掺杂区与第一半导体层的主表面相邻，设置在第一沟槽与主体延伸区之间，并且邻接第一沟槽；以及第一导电类型的第二掺杂区，其中该第二掺杂区与第一半导体层的主表面间隔开，沿着第一沟槽的大部分延伸，并且沿着第一掺杂区与衬底之间的导电路径。第一掺杂区和第二掺杂区每一者可具有与第一半导体层和第二半导体层每一者相比更高的掺杂物浓度，并且第一掺杂区和第二掺杂区每一者可具有与衬底相比更低的掺杂物浓度。
在一个具体实施方案中，该电子设备还包括第一导电类型的第三掺杂区，其中该第三掺杂区设置在主体延伸区与第二沟槽之间并且与主体延伸区和第二沟槽间隔开，并且其中该第三掺杂区电浮动，具有与第一半导体层和第二半导体层每一者相比更高的掺杂物浓度，并且具有与衬底相比更低的掺杂物浓度。
在另一个方面，电子设备可包括终止结构，其中该终止结构包括具有第一导电类型的半导体材料的衬底；与第一导电类型相反的第二导电类型的第一半导体层，其中第一半导体层覆盖在衬底上面并且具有主表面；第一沟槽，该第一沟槽延伸穿过第一半导体层的厚度的大部分；以及第一导电类型的第一掺杂区，该第一掺杂区与第一半导体层的主表面相邻并且邻接第一沟槽。
在一个实施方案中，该电子设备还包括第一导电类型的第二半导体层，该第二半导体层设置在衬底与第一半导体层之间；第一导电类型的第二掺杂区，该第二掺杂区沿着第一沟槽的大部分延伸，其中该第二掺杂区具有与第一半导体层和第二半导体层每一者相比更高的掺杂物浓度；以及有源区，其中该电子设备被配置成使得与终止结构内相比漏极-源极雪崩击穿在有源区内更低。
在另一方面，电子设备可包括终止结构，其中该终止结构包括具有第一导电类型的半导体材料的衬底；与第一导电类型相反的第二导电类型的第一半导体层，其中第一半导体层覆盖在衬底上面并且具有主表面；第一沟槽，该第一沟槽延伸穿过第一半导体层的厚度的第一大部分；第二沟槽，该第二沟槽延伸穿过第一半导体层的厚度的第二大部分并且与第一沟槽间隔开；以及第一导电类型的第一掺杂区，其中该第一掺杂区与第一半导体层的主表面相邻，与第一沟槽和第二沟槽间隔开，并且电浮动。
本实用新型所实现的技术效果是实现具有终止区的电子设备，与常规终止区相比，该终止区可在击穿之前支持更高的电场。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括半导体管芯的顶视图的图示，示出了半导体管芯的沟槽和区域。
图2包括在半导体管芯边缘附近的电力电子设备的一部分的剖视图的图示。
图3包括图2的该部分的剖视图的图示，还包括关于衬底、半导体层和掺杂区的导电类型和示例性掺杂物浓度的信息。
图4包括在衬底上方形成半导体层、形成沟槽以及沿着主表面在沟槽内形成掺杂区之后工件的一部分的剖视图的图示。
图5包括在沿着沟槽形成与表面相邻的掺杂区之后图4的工件的剖视图的图示。
图6包括在形成超结层之后图5的工件的剖视图的图示。
图7包括在移除超结层的部分之后图6的工件的剖视图的图示。
图8包括在沉积沟槽衬垫和沟槽填充材料并形成半导体岛之后图7的工件的剖视图的图示。
图9包括在移除沟槽衬垫和沟槽填充材料的部分之后图8的工件的剖视图的图示。
图10包括在主表面附近形成栅极电极和掺杂区之后图9的工件的剖视图的图示。
图11包括有源区内的晶体管结构的栅极区的放大视图的剖视图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，当然可在本申请中使用其他教导。
在以下描述中，术语“本征”、“轻度掺杂”、“中度掺杂”和“重度掺杂”以及“退化”用于指示相对的掺杂程度。这些术语并非旨在指示确定性的数值范围，而是指示相对的掺杂物浓度水平。可允许近似范围的上限和下限在任一方向上变化4倍。例如，在采用硅时，术语“本征”可指示1014个原子/cm3或更小的掺杂物浓度，“轻度掺杂”可指示1014与1016个原子/cm3之间的范围内的浓度，“中度掺杂”可指示1016至1018个原子/cm3(包括端值)的范围内的浓度，并且“重度掺杂”可指示1018至1020个原子/cm3的范围内的浓度。“退化”指示足以提供与金属触点的欧姆(非整流)连接的掺杂水平(通常大于1020原子/cm3)。需注意的是，对于除硅之外的半导体，这些范围可能不同。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，由以下各项中的任一项满足条件A或B：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。除非另外明确指出，否则此描述应当被理解为复数包括一个或至少一个，而单数也包括复数。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)的差值为合理差值。
除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和例子仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
电子设备可包括与常规设计相比更稳健的终止结构。该终止结构可被设计成支持与相同几何形状的常规设计相比更高的漏极-源极击穿电压，或可比常规设计更窄并且仍然支持相同的漏极-源极电压。本文所述的终止结构可在100V至900V及更高的漏极-源极电压下使用，并且特别适用于200V至400V的漏极-源极电压。
主体延伸区可在终止结构的有源区侧面附近使用，并且可与终止结构的有源区侧面附近的沟槽间隔开。主体延伸区的位置可有助于降低沿着终止结构的有源区侧面的电场。内部漏极延伸区可邻接沟槽。内部漏极延伸区可有助于降低衬底与主表面之间沿着终止结构的有源区侧面的电场。浮动掺杂区可沿着主表面位于沟槽与场截止区内的另一个沟槽之间。浮动掺杂区可有助于沿着中间区内的主表面产生均匀电场。
在一组实施方案中，电子设备可包括终止结构，该终止结构包括衬底、半导体层和第一沟槽。衬底可包括第一导电类型的半导体材料，并且半导体层可具有与第一导电类型相反的第二导电类型。半导体层可覆盖在衬底上面并且具有主表面。第一沟槽可延伸穿过半导体层的厚度的大部分。在一个实施方案中，终止结构还可包括第二导电类型的主体延伸区，该主体延伸区与主表面相邻并且与第一沟槽间隔开。在另一个实施方案中，终止结构还可包括第一导电类型的掺杂区，该掺杂区与主表面相邻并且邻接第一沟槽。在另一实施方案中，终止结构还可包括第二沟槽和掺杂区。第二沟槽可延伸穿过半导体层的厚度的大部分并且与第一沟槽间隔开。掺杂区可具有第一导电类型，与主表面相邻并且与第一沟槽和第二沟槽间隔开。
在结合附图阅读本说明书后可更好理解该电子设备，特别是终止结构。
图1包括半导体管芯100的顶视图，其中仅示出了主表面140、沟槽152和柱154。柱154是紧密间隔的沟槽152之间的半导体层的部分。图1中未示出衬底、一个或多个其他下层半导体层、掺杂区、绝缘层和金属化层，以简化理解沟槽与半导体管芯100的其他部件之间的位置关系。半导体包括有源区122、电流阻挡区124、围绕有源区122和电流阻挡区124的中间区126、以及围绕中间区126的场截止区128。终止结构包括电流阻挡区124、中间区126和场截止区128。在如图所示的实施方案中，有源区122和电流阻挡区124包括17个沟槽152和16个柱154，并且场截止区128包括两个沟槽152和一个柱154。
在阅读本说明书之后，技术人员将理解这些特征未按比例绘制，并且有源区122可占用比图示更大的半导体管芯100部分。例如，在实践中，有源区122可包括数千个沟槽152和数千个柱154。此外，其他物理设计是可能的。在有源区122和电流阻挡区124的边界处有两个柱154。在另一个实施方案中，电流阻挡区124可包括更多沟槽152和柱154。在一个替代实施方案中，电流阻挡区124内的沟槽152可为围绕有源区122的环形结构的形式，而不是位于有源区122的相对两端。在该替代实施方案中，电流阻挡区124内的沟槽152被替换为围绕有源区122的沟槽。在再一个实施方案中，场截止区128可包括比图1所示更多的沟槽152和柱154。此外，场截止区128中的沟槽152不必为连续的，而是可用小间隙分段以改善加工余量，提高机械稳定性，或出于某种其他原因。可针对特定的操作电压、击穿电压或应用来定制半导体管芯100(包括其终止结构)的特定物理设计。
下面的附图包括沿着图1中的剖面线2-2的剖视图，以示出半导体管芯100的更好特征并且提高形成半导体管芯100的制造工艺的理解。
图2包括基本上完成的半导体管芯100。在图2中，示出了有源区122、电流阻挡区124、中间区126和场截止区128的部分。半导体管芯100包括半导体衬底200、第一外延层202和第二外延层204、掺杂区206、沟槽152、电荷补偿区212、沟槽152的底部与衬底200之间的掺杂区214、超结层216的部分、沟槽衬垫222、沟槽填充区224、表面掺杂漏极区246、252和256、栅极电极226、主体区232(图4中示出)、主体延伸区234、源极区236、密封层230、层间介电质260、接触开口262、主体接触区264、源极电极266、漏极密封环268以及钝化层270。栅极端子存在于有源区122内，但未在图2中示出。对于功率n沟道FET实施方案而言，图3中示出了各个区域的示例性掺杂物浓度。下面的段落中更详细描述了这些特征中的每一者。
在该工艺的说明中，并未描述一些熟知的操作；但是在阅读本说明书之后，技术人员将理解可在期望或需要时执行此类操作。例如，在一层内形成掺杂区之前，可形成屏蔽氧化物层以减少注入沟道效应，特别是在所使用的11B+是注入期间的物质时。可移除或可不移除屏蔽氧化物层。此外，可在用一种或多种掺杂物掺杂之后形成退火。因此，退火可作为下一操作执行或可推迟到工艺流程的稍晚时候。更进一步地，可在该工艺的一个或多个特定时间点生长和移除氧化物层，以使半导体材料的暴露表面变平滑。
图4包括制造工艺早期的工件的一部分的剖视图的图示。衬底200可为重度掺杂的半导体材料，诸如n型硅，并且具有1毫欧-厘米至3毫欧-厘米范围内的电阻率。沉积了半导体层202和204。在一个实施方案中，半导体层202和204是外延生长的硅层。在一个具体实施方案中，半导体层202在4微米至6微米的范围内且具有至多1×1016个原子/cm3的磷浓度，并且半导体层204在4.6微米至6.4微米的范围内且具有至多1×1016个原子/cm3的硼浓度。初始形成的半导体层204的上表面是主表面205。半导体层202和204形成中间区126内的竖直二极管。半导体层202和204的厚度适用于具有大约200V的标称操作电压的晶体管。相应更薄或更厚的半导体层202和204可用于实现具有不同于200V的标称操作电压的晶体管。
在另一个实施方案中，可使用任一导电类型的单层本征(未掺杂)或轻度掺杂硅来取代半导体层202和204。在另一实施方案中，半导体层202和204可被替换为中度掺杂的半导体层，该中度掺杂的半导体层以电荷补偿区212(下面进一步描述)的作用操作。虽然半导体层202和204在图3中被示出为单个掺杂物密度层，但半导体层202和204中的一者或两者可另选地具有渐变掺杂分布以协助有源区122内的电荷平衡控制。
掺杂区206形成在半导体层204内的主表面205处。掺杂区206可使用面层注入形成。在一个具体实施方案中，掺杂区206具有与衬底200相反的导电类型，并且在一个实施方案中是p型掺杂的，并具有3×1015个原子/cm3至3×1016个原子/cm3范围内的峰值掺杂物浓度。掺杂区206的峰值掺杂物浓度处于主表面205下方的0.8微米至1.2微米深度处。
图案化的硬掩模层402被形成并且可包括相对较厚的氧化物层(例如，0.3微米至0.8微米)。在一个实施方案中，硬掩模层402中的开口的宽度提供1.8微米至2.4微米的沟槽宽度以及3.2微米至4.0微米的间距(即，沟槽的中心至中心间隔)。宽度和间距可随设备的所需操作特性而变化。具体地讲，可使用小至2.6微米的间距。
半导体层202和204被蚀刻以限定沟槽152，这些沟槽对应于图1中的沟槽152。沟槽152延伸穿过掺杂区206以及半导体层202和204的厚度的至少大部分。在所示的实施方案中，沟槽152延伸穿过掺杂区206和半导体层204的整个厚度，但不穿过半导体层202的整个厚度。沟槽底部与衬底200之间的半导体层202的其余部分的厚度在1微米至2微米的范围内。在另一个实施方案中，沟槽的底部可延伸到衬底200。
中间区126的宽度取决于要由终止结构支持的电压。当在被设计用于200V标称漏极-源极电压的电子设备中使用中间区126时，中间区126的宽度可为至少20微米。虽然中间区126可能对尺寸没有理论限制，但实际问题可能会限制宽度。例如，如果中间区126过宽，则有源区122将过小，这是非期望的。因此，对于200V的标称漏极-源极电压而言，中间区126的宽度可为至多40微米。
在一个实施方案中，电荷补偿区212沿着沟槽152的侧壁形成，如图5所示。在一个实施方案中，电荷补偿区212使用离子注入形成。在一个实施方案中，硼(11B+)离子在25至40keV范围内的能量下以10°倾角注入到1.0×1013个离子/cm2至4.0×1013个离子/cm2范围内的总剂量。在一个具体实施方案中，该总剂量可按该总剂量的1/4分四次注入的方式引入，且在各次注入之间衬底200进行90°旋转。当存在屏蔽氧化物层时可降低有效注入和深度。由于离子注入与沟槽侧壁之间的小角度，沿着侧壁的离子注入将相当于垂直于表面的离子注入，其中沿着沟槽152的侧壁的半导体层202和204中的有效剂量在3.0×1012个离子/cm2至7.0×1012个离子/cm2的范围内。在随后的热扩散步骤中，该掺杂物将扩散以构建电荷补偿区212，并且在一个具体实施方案中，延伸贯穿相邻沟槽152之间的柱154。
侧壁间隔物(未示出)可形成在沟槽152中以保护沟槽152的侧壁，并且暴露在沟槽152底部的半导体层202的部分。如果需要或期望，沿着沟槽152的底部的一些半导体层202可被蚀刻以从半导体层202移除相反导电类型的掺杂物。当衬底200具有n型导电性时，可移除在沿着沟槽152的底部形成电荷补偿区212时在离子注入期间引入的p型掺杂物。在一个实施方案中，移除不超过0.4微米。
在另一个实施方案中，电荷补偿区212可由所沉积的掺杂半导体层形成。该半导体层可通过使p型半导体层沿着沟槽152的侧壁外延生长而形成。该半导体层可包括或可不包括本征半导体材料的薄缓冲层。半导体层的部分被蚀刻以移除硬掩模层402上方且沿着沟槽152的底部的半导体层。如前所述，半导体层的其余部分中的掺杂物可在随后的热操作期间扩散到半导体层202和204中以构建电荷补偿区212。
如果需要或期望，沟槽152的底部可被掺杂以降低电荷补偿区212与衬底200之间的电阻。在一个实施方案中，掺杂区214形成在半导体层202内且与沟槽152的底部相邻。在一个具体实施方案中，可执行两次注入，一次使用砷，另一次使用磷。在成品设备中，不同掺杂物质提供掺杂区214所见的独特形状。因此，图5中的掺杂区214示出了如成品设备中所见且不与初始形成的一样的掺杂区214。在另一个实施方案中，可执行一次注入，并且在另一个实施方案中，可使用相同的注入物质进行这两次注入。掺杂区214内的峰值掺杂物浓度可大于2×1017个原子/cm3。在该工艺的该时间点，可移除沟槽内的侧壁间隔物。
超结层216可由如图6所示的掺杂半导体层616形成。在一个实施方案中，掺杂半导体层616可从沟槽152内的半导体材料的暴露部分外延生长。如果使用非选择性外延工艺，则形成在硬掩模层402上方的掺杂半导体层616的部分将为多晶的。如果使用选择性外延工艺，则将基本上没有形成在硬掩模层402上方的半导体层616。在一个实施方案中，掺杂半导体层616具有0.5微米至1.2微米范围内的厚度。在一个具体实施方案中，掺杂半导体层616包括与电荷补偿区212相邻的本征半导体材料的40nm至120nm缓冲膜、掺杂物浓度在2×1016至4×1016个原子/cm3范围内的n型半导体的200nm至600nm中间膜、以及本征半导体材料的200nm至600nm内部膜。缓冲膜有助于减少电荷补偿区212与掺杂半导体层616的中间膜之间的相互反向掺杂。中间膜尽合理可能的厚以便为沟槽152提供高电子迁移率。
执行各向异性蚀刻以移除覆盖在硬掩模层402上面且沿着沟槽152的底部的掺杂半导体层616的部分。可延伸该蚀刻以使掺杂半导体层616凹进，使得掺杂半导体层616的最高高度比主表面205的高度低400nm至800nm。在该工艺的该时间点，如图7所示，由掺杂半导体层616形成超结层216。凹槽蚀刻形成超结层216的肩部716。可在该工艺的该时间点移除硬掩模层402。
在成品设备中，电荷补偿区212是p型且电连接到随后形成的与主表面205相邻的源极电极，并且超结层216是n型且耦接到衬底200。
在图8中，沟槽衬垫222可形成在沟槽152内且在主表面205上方。沟槽衬垫222可具有在30nm至150nm范围内的厚度。在一个实施方案中，沟槽衬垫222可包括栅极介电层和氮化物膜以在后续加工期间保护栅极介电层。如果在该工艺的稍晚时间点形成栅极介电层，则可能不会形成氮化物膜。沟槽填充材料224沉积在沟槽衬垫222上方。在一个实施方案中，沟槽填充材料224可完全填充沟槽152或可沉积而将沟槽152密封起来并形成沟槽152内的空隙。在一个实施方案中，沟槽填充材料224可为绝缘体并包括氧化物、氮化物、氮氧化物，并且可包括单个膜或多个膜。在另一个实施方案中，该绝缘材料可从场截止区128中的沟槽152移除，并且导电材料可形成在此类沟槽152内，从而允许漏极环268与衬底200之间的较低电阻连接。
在如图8所示的实施方案中，沟槽填充材料224不完全填充主表面205附近的沟槽152并且沿着该表面留下凹陷部。可用半导体材料或绝缘材料填充这些凹陷部。足够厚度的层沿着工件的暴露表面沉积并且填充这些凹陷部。对该层的进一步处理可取决于该层的材料以及该层的岛是否将保留在沟槽152内。在一个实施方案中，该层包括半导体材料，并且形成半导体岛826，如图8所示。执行平面化操作以移除除了凹陷部内之外的层。执行蚀刻以使凹陷部内的该层的部分凹进，从而形成半导体岛826。在另一个实施方案中，该层包括绝缘材料。在一个具体实施方案中，执行平面化操作以移除该层的部分以及覆盖在掺杂区206上面的任何沟槽填充材料。在该实施方案中，未形成半导体岛。
参见图9，执行各向同性蚀刻以移除沟槽152外部的沟槽填充材料224的任何其余部分并且移除沟槽152内的沟槽填充材料224的部分。当沟槽填充材料224包括氧化物并且沟槽衬垫222包括氮化物膜时，可使用氧化物蚀刻剂执行各向同性蚀刻，该各向同性蚀刻在沟槽衬垫222的氮化物膜上停止。当沟槽衬垫222仅包括氧化物时，各向同性蚀刻移除与沟槽152的顶部相邻的沟槽衬垫222的部分以暴露电荷补偿区212、柱154和超结层216的部分。在形成半导体岛826的实施方案中，可执行各向同性蚀刻，使得蚀刻不完全底切半导体岛826。在该工艺的该时间点可移除或可不移除半导体岛826。在不形成半导体岛826的实施方案中，避免了底切问题。
简要参见图11，如果沟槽衬垫222包括氮化物膜1124，则可移除氮化物膜1124的暴露部分以暴露下层栅极介电层1122。如果沟槽衬垫222不包括氮化物膜1124，则沿着电荷补偿区212和超结层216的暴露部分形成栅极介电层1122。
参见图10，可在该工艺的该时间点形成栅极电极226。如果存在半导体岛826，则半导体岛826可为栅极电极226的一部分。可在工件的暴露部分上方形成重度掺杂的半导体层，并且可通过回蚀工艺或平面化来移除重度掺杂的半导体层的部分，从而形成栅极电极226。
主体区232可在半导体管芯100的有源区122中形成。主体区232可用于控制晶体管结构的阈值电压。主体区232可不在电流阻挡区124、中间区126和场截止区128内形成。在图10的右手侧附近，最靠近中间区126的柱154不具有主体区232。
主体延伸区234可在中间区126内形成并且可有助于降低源极端子与上部半导体层204之间的电阻。主体延伸区234与沟槽152和电流阻挡区124间隔开。在一个具体实施方案中，电流阻挡区124的沟槽152与主体延伸区234之间的间隙在2微米至6微米的范围内，并且主体延伸区234具有1至4微米范围内的宽度。
主体区232和主体延伸区234具有与衬底200相反的导电类型，并且可在相同或不同时间形成。在同时形成主体区232和主体延伸区234的实施方案中，可形成掩模，该掩模覆盖形成主体区232和主体延伸区234的地方以外的工件。在一个具体实施方案中，由电流阻挡区124和有源区122共享的柱154不接收主体区232，因此被掩模覆盖。用于主体区232和主体延伸区234的掺杂物可使用单次注入或不同能量下的不同注入的序列来注入。主体区232和主体延伸区234可包括p型掺杂物，并且具有5×1015至5×1016个原子/cm3范围内的最大掺杂浓度，以及0.3微米至1.2微米范围内的深度。实际浓度和深度可取决于设备设计、标称操作电压、阈值电压、漏极-源极击穿电压等。可在注入之后移除掩模。
源极区236形成在有源区122内，并且漏极表面区238形成在场截止区128内。源极区236或漏极表面区238不形成在电流阻挡区124或中间区126内。源极区236和漏极表面区238具有与衬底200相同的导电类型。在一个实施方案中，源极区236和漏极表面区238可包括n型掺杂物，并且具有大于1×1019个原子/cm3的掺杂物浓度。
附加掺杂区可形成在中间区126内的主表面205附近。此类附加掺杂区可有助于增加在有源区122内而非在电流阻挡区124或中间区126附近发生漏极-源极击穿的可能性。这些附加掺杂区可包括内部漏极延伸区246、外部漏极延伸区256和浮动掺杂区252。
内部漏极延伸区246位于中间区126内且与电流阻挡区124相邻。内部漏极延伸区246允许与电流阻挡区124相邻的主表面205处的电压在10V至20V的范围内。主表面205处升高的电压允许衬底200与主表面205之间存在更小的电压差。因此，终止结构可被设计成在漏极端子与源极端子之间的电压差为240V时承受220V至230V。内部漏极延伸区246接触超结层216并且延伸到离沟槽152的侧壁1至5微米范围内的距离。在一个实施方案中，内部漏极延伸区246不与主体延伸区234重叠。不重叠有助于保持终止结构内的击穿电压足够高。
外部漏极延伸区256位于中间区126内且与场截止区128相邻。外部漏极延伸区256可有助于降低在场截止区128附近的主表面205处的中间区126内的电场。主表面205处升高的电压允许衬底200与主表面205之间存在更小的电压差。外部漏极延伸区256接触超结层216并且延伸到离沟槽152的侧壁1至4微米范围内的距离。
浮动掺杂区252位于中间结构114内并且离漏极端子的距离比离源极端子的距离更近。浮动掺杂区252电浮动并且可有助于降低沿着中间区126内的主表面205的峰值电场。在一个实施方案中，浮动掺杂区252的中心在从场截止区128到电流阻挡区124的距离的10％至40％的范围内。在另一个实施方案中，可使用超过一个浮动漏极区。
内部漏极延伸区246、外部漏极延伸区256和浮动掺杂区252具有与衬底200相同的导电类型。可同时形成或在不同时间形成内部漏极延伸区246、外部漏极延伸区256和浮动掺杂区252。在同时形成内部漏极延伸区246、外部漏极延伸区256和浮动掺杂区252的实施方案中，形成具有开口的掩模，在这些开口下方形成内部漏极延伸区246、外部漏极延伸区256和浮动掺杂区252。在一个实施方案中，n型掺杂物被注入，使得内部漏极延伸区246、外部漏极延伸区256和浮动掺杂区624具有5×1015至5×1016个原子/cm3范围内的峰值掺杂物浓度以及1微米至2微米范围内的深度。
ILD层260被形成且图案化以限定接触开口262。ILD层260可包括一个或多个氧化物膜、氮化物膜或氮氧化物膜，并且此类膜可为掺杂的或未掺杂的。ILD层260可通过化学沉积或气相沉积形成。掩模形成在ILD层260上方并且限定开口，这些开口暴露ILD层260的部分，在这些部分处形成接触开口262。执行蚀刻以蚀刻穿过ILD层260、源极区236和表面漏极区238。主体接触区264可沿着接触开口262的底部形成。主体接触区264被重度掺杂并且保持尽可能合理的浅。移除掩模。
金属层被沉积且图案化以形成源极电极266、电连接到栅极电极226的栅极端子(未示出)以及漏极密封环268。金属层可包括一个或多个膜，所述一个或多个膜可包括构成大部分金属层的粘附膜、阻挡膜和本体膜。源极电极266和漏极密封环268可延伸到中间区126中以有助于屏蔽。源极电极266可延伸超过主体延伸区234的接触开口达2微米至10微米范围内的距离。漏极密封环268可延伸超过场截止区128中的最右沟槽的中心达2微米至10微米范围内的距离。源极电极266与漏极密封环268之间的间距可为至少4微米。
钝化层270形成在ILD层260、源极电极266、栅极端子和漏极密封环268上方。钝化层可包括绝缘材料的一个或多个膜。在一个具体实施方案中，钝化层270包括聚酰亚胺，该聚酰亚胺被涂布和图案化以暴露源极电极266和栅极端子的部分。半导体管芯100的反面随后可设置有接触衬底200的漏极电极。
半导体管芯100可放入封装中，并且封装管芯可安装在电路或印刷线路板上。因此，电子设备可为在装置内的更高级别处的半导体管芯、封装管芯、电路或印刷线路板等。
上述实施方案论述了有源区内的n沟道FET结构。对于p沟道FET结构而言，可使用相反的掺杂物类型。在上述实施方案中，半导体材料可为硅。在其他实施方案中，可使用其他半导体材料，诸如碳化硅、锗、13族-15族或其他能够形成整流结的材料。所使用的实际掺杂物可取决于构成半导体材料的主要化合物。
上面的大部分说明基于具有200V标称漏极-源极电压(例如，正常操作电压)并能够在发生雪崩击穿之前承受240V漏极-源极电压的晶体管的设计。本文所述的实施方案可用于其他漏极-源极电压，诸如100V至900V，甚至更高。一个或多个半导体层的厚度和中间区的宽度对于较高的漏极-源极电压而言可增加，而对于较低的漏极-源极电压而言可减小。类似地，电流阻挡区和场截止区内的沟槽和柱的数量对于较高的漏极-源极电压而言可增加。此外，中间区内的浮动掺杂区的数量对于较高的漏极-源极电压而言可增加。在阅读本说明书之后，技术人员将能够确定层的厚度、各种类型的结构的数量以及掺杂物浓度和深度，以抵抗终止结构内对于特定漏极-源极电压而言的雪崩击穿。
本文所述的实施方案可允许终止结构比常规设计更稳健。与电流阻挡区内的沟槽间隔开的中间区内的主体延伸区可有助于降低主体延伸区处所见的电场。此外，内部漏极延伸区允许与衬底形成电阻性连接，使得与主体延伸区相邻的主表面处的电压可在10V至20V的范围内。因此，与有源区内的晶体管结构的电压差相比，终止结构可具有其可支持的电压差的10V至20V有效降低。因此，与常规设计相比，终止结构可在击穿之前经受更高的漏极-衬底电压。另选地，终止结构的中间区可比常规设计更窄，并且仍然支持相同的漏极-源极电压。
外部漏极延伸区可用于帮助降低沿着场截止区的边缘的半导体层内的电场。浮动掺杂区可有助于使电场沿着终止结构的中间区内的主表面更均匀地分布。浮动掺杂区对于200V和更高的标称漏极-源极电压可特别有用。如果需要或期望，可使用更多浮动掺杂区。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。
实施方案1.电子设备可包括终止结构。该终止结构可包括衬底，该衬底包括第一导电类型的半导体材料；与第一导电类型相反的第二导电类型的第一半导体层，其中第一半导体层覆盖在衬底上面并且具有主表面；第一沟槽，该第一沟槽延伸穿过第一半导体层的厚度的大部分；以及第二导电类型的主体延伸区，该主体延伸区与第一半导体层的主表面相邻并且与第一沟槽间隔开。
实施方案2.实施方案1所述的电子设备，还包括第一导电类型的第一掺杂区，其中该第一掺杂区与第一半导体层的主表面相邻并且设置在第一沟槽与主体延伸区之间。
实施方案3.实施方案2所述的电子设备，其中该第一掺杂区邻接第一沟槽。
实施方案4.实施方案3所述的电子设备，还包括第二沟槽，该第二沟槽延伸穿过第一半导体层的至少一部分并且与第一沟槽和第一掺杂区间隔开；以及第一导电类型的第二掺杂区，其中该第二掺杂区设置在主体延伸区与第二沟槽之间并且与主体延伸区和第二沟槽间隔开。
实施方案5.实施方案4所述的电子设备，其中该第二掺杂区电浮动。
实施方案6.实施方案1所述的电子设备，还包括第一导电类型的第一掺杂区，该第一掺杂区沿着第一沟槽的大部分延伸。
实施方案7.实施方案6所述的电子设备，其中该第一掺杂区与第一半导体层的主表面间隔开。
实施方案8.实施方案7所述的电子设备，还包括第一导电类型的第二半导体层，该第二半导体层设置在衬底与第一半导体层之间，其中该第二半导体层具有与第一掺杂区和衬底每一者相比更低的掺杂物浓度。
实施方案9.实施方案1所述的电子设备，还包括与主体延伸区接触的第一金属触点。
实施方案10.实施方案9所述的电子设备，还包括第二沟槽，该第二沟槽延伸穿过第一半导体层的厚度的大部分；第二导电类型的半导体材料，该半导体材料设置在第一沟槽和第二沟槽之间并且具有不大于1017个原子/cm3的掺杂物浓度；以及与第一沟槽和第二沟槽之间的半导体材料接触的第二金属触点，其中该半导体材料不包括第二金属触点接触半导体材料的主体区。
实施方案11.实施方案1所述的电子设备，还包括：
第一导电类型的第二半导体层，该第二半导体层设置在衬底与第一半导体层之间；
第二沟槽，该第二沟槽延伸穿过第一半导体层和第二半导体层的厚度的大部分并且与第一沟槽间隔开；
第一导电类型的第一掺杂区，其中该第一掺杂区与第一半导体层的主表面相邻，设置在第一沟槽与主体延伸区之间，并且邻接第一沟槽；以及
第一导电类型的第二掺杂区，其中该第二掺杂区与第一半导体层的主表面间隔开，沿着第一沟槽的大部分延伸，并且沿着第一掺杂区与衬底之间的导电路径。
其中：
第一掺杂区和第二掺杂区每一者具有与第一半导体层和第二半导体层每一者相比更高的掺杂物浓度；以及
第一掺杂区和第二掺杂区每一者具有与衬底相比更低的掺杂物浓度。
实施方案12.实施方案11所述的电子设备，还包括第一导电类型的第三掺杂区，其中该第三掺杂区设置在主体延伸区与第二沟槽之间并且与主体延伸区和第二沟槽间隔开，并且其中该第三掺杂区电浮动，具有与第一半导体层和第二半导体层每一者相比更高的掺杂物浓度，并且具有与衬底相比更低的掺杂物浓度。
实施方案13.电子设备可包括终止结构。该终止结构可包括衬底，该衬底包括第一导电类型的半导体材料；与第一导电类型相反的第二导电类型的第一半导体层，其中第一半导体层覆盖在衬底上面并且具有主表面；第一沟槽，该第一沟槽延伸穿过第一半导体层的厚度的大部分；以及第一导电类型的第一掺杂区，该第一掺杂区与第一半导体层的主表面相邻并且邻接第一沟槽。
实施方案14.实施方案13所述的电子设备，还包括第二沟槽，该第二沟槽延伸穿过第一半导体层的至少一部分并且与第一沟槽和第一掺杂区间隔开；以及第一导电类型的第二掺杂区，该第二掺杂区与第一半导体层的主表面相邻并且邻接第二沟槽。
实施方案15.实施方案13所述的电子设备，还包括第一导电类型的第二半导体层，该第二半导体层设置在衬底与第一半导体层之间；以及第一导电类型的第二掺杂区，该第二掺杂区沿着第一沟槽的大部分延伸，其中该第二掺杂区具有与第一半导体层和第二半导体层每一者相比更高的掺杂物浓度。
实施方案16.实施方案15所述的电子设备，其中该第二掺杂区沿着第一掺杂区与衬底之间的导电路径。
实施方案17.实施方案15所述的电子设备，还包括有源区，其中该电子设备被配置成使得与终止结构内相比漏极-源极雪崩击穿在有源区内更低。
实施方案18.实施方案15所述的电子设备，还包括第二导电类型的主体延伸区，该主体延伸区与第一半导体层的主表面相邻，并且该第一掺杂区设置在主体延伸区与第一沟槽之间。
实施方案19.电子设备可包括终止结构。该终止结构可包括衬底，该衬底包括第一导电类型的半导体材料；与第一导电类型相反的第二导电类型的第一半导体层，其中该第一半导体层覆盖在衬底上面并且具有主表面；第一沟槽，该第一沟槽延伸穿过第一半导体层的厚度的第一大部分；第二沟槽，该第二沟槽延伸穿过第一半导体层的厚度的第二大部分并且与第一沟槽间隔开；以及第一导电类型的第一掺杂区，其中该第一掺杂区与第一半导体层的主表面相邻并且与第一沟槽和第二沟槽间隔开。
实施方案20.实施方案19所述的电子设备，其中该第一掺杂区电浮动。
注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及***的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种包括终止结构的电子设备，所述终止结构包括：
衬底，所述衬底包括第一导电类型的半导体材料；
与所述第一导电类型相反的第二导电类型的第一半导体层，其中所述第一半导体层覆盖在所述衬底上面并且具有主表面；
第一沟槽，所述第一沟槽延伸穿过所述第一半导体层的厚度的大部分；以及
所述第二导电类型的主体延伸区，所述主体延伸区与所述第一半导体层的所述主表面相邻并且与所述第一沟槽间隔开。
2.根据权利要求1所述的电子设备，还包括所述第一导电类型的第一掺杂区，其中所述第一掺杂区与所述第一半导体层的所述主表面相邻并且设置在所述第一沟槽与所述主体延伸区之间。
3.根据权利要求2所述的电子设备，其中：
所述第一掺杂区邻接所述第一沟槽，并且
所述电子设备还包括：
第二沟槽，所述第二沟槽延伸穿过所述第一半导体层的至少一部分并且与所述第一沟槽和所述第一掺杂区间隔开；和
所述第一导电类型的第二掺杂区，其中所述第二掺杂区设置在所述主体延伸区与所述第二沟槽之间并且与所述主体延伸区和所述第二沟槽间隔开。
4.根据权利要求1所述的电子设备，还包括所述第一导电类型的第一掺杂区，所述第一掺杂区沿着所述第一沟槽的大部分延伸，其中所述第一掺杂区与所述第一半导体层的所述主表面间隔开。
5.根据权利要求4所述的电子设备，还包括所述第一导电类型的第二半导体层，所述第二半导体层设置在所述衬底与所述第一半导体层之间，其中所述第二半导体层具有与所述第一掺杂区和所述衬底每一者相比更低的掺杂物浓度。
6.根据权利要求1所述的电子设备，还包括：
所述第一导电类型的第二半导体层，所述第二半导体层设置在所述衬底与所述第一半导体层之间；
第二沟槽，所述第二沟槽延伸穿过所述第一半导体层和所述第二半导体层的厚度的大部分并且与所述第一沟槽间隔开；
所述第一导电类型的第一掺杂区，其中所述第一掺杂区与所述第一半导体层的所述主表面相邻，设置在所述第一沟槽与所述主体延伸区之间，并且邻接所述第一沟槽；以及
所述第一导电类型的第二掺杂区，其中所述第二掺杂区与所述第一半导体层的所述主表面间隔开，沿着所述第一沟槽的大部分延伸，并且沿着所述第一掺杂区与所述衬底之间的导电路径,
其中：
所述第一掺杂区和所述第二掺杂区每一者具有与所述第一半导体层和所述第二半导体层每一者相比更高的掺杂物浓度；并且
所述第一掺杂区和所述第二掺杂区每一者具有与所述衬底相比更低的掺杂物浓度。
7.根据权利要求6所述的电子设备，还包括所述第一导电类型的第三掺杂区，其中所述第三掺杂区设置在所述主体延伸区与所述第二沟槽之间并且与所述主体延伸区和所述第二沟槽间隔开，并且其中所述第三掺杂区电浮动，具有与所述第一半导体层和所述第二半导体层每一者相比更高的掺杂物浓度，并且具有与所述衬底相比更低的掺杂物浓度。
8.一种包括终止结构的电子设备，所述终止结构包括：
衬底，所述衬底包括第一导电类型的半导体材料；
与所述第一导电类型相反的第二导电类型的第一半导体层，其中所述第一半导体层覆盖在所述衬底上面并且具有主表面；
第一沟槽，所述第一沟槽延伸穿过所述第一半导体层的厚度的大部分；以及
所述第一导电类型的第一掺杂区，所述第一掺杂区与所述第一半导体层的所述主表面相邻并且邻接所述第一沟槽。
9.根据权利要求8所述的电子设备，还包括：
所述第一导电类型的第二半导体层，所述第二半导体层设置在所述衬底与所述第一半导体层之间；
所述第一导电类型的第二掺杂区，所述第二掺杂区沿着所述第一沟槽的大部分延伸，其中所述第二掺杂区具有与所述第一半导体层和所述第二半导体层每一者相比更高的掺杂物浓度；以及
有源区，其中所述电子设备被配置成使得漏极-源极雪崩击穿在所述有源区内比在所述终止结构内更低。
10.一种包括终止结构的电子设备，所述终止结构包括：
衬底，所述衬底包括第一导电类型的半导体材料；
与所述第一导电类型相反的第二导电类型的第一半导体层，其中所述第一半导体层覆盖在所述衬底上面并且具有主表面；
第一沟槽，所述第一沟槽延伸穿过所述第一半导体层的厚度的第一大部分；
第二沟槽，所述第二沟槽延伸穿过所述第一半导体层的所述厚度的第二大部分并且与所述第一沟槽间隔开；以及
所述第一导电类型的第一掺杂区，其中所述第一掺杂区与所述第一半导体层的所述主表面相邻，与所述第一沟槽和所述第二沟槽间隔开，并且电浮动。
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