CN207819870U - 一体化时钟本振处理器 - Google Patents
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Abstract
本实用新型涉及一种一体化时钟本振处理器，其属于加速器低电平微波技术领域，其包括第一功分器、第二功分器、分频器和混频器；输入信号INPUT接第一功分器的输入端，经所述第一功分器的输出端输出至少两路信号，所述第一功分器的一路输出信号经过分频器和第二功分器后输出至少两路信号，所述第一功分器的另一路信号输入混频器的一个输入端；所述第二功分器的一路输出信号作为时钟信号CLK，所述第二功分器的另一路输出信号输入所述混频器的另一个输入端，所述混频器的输出端接滤波器的输入端，所述滤波器的输出端输出本振信号LO；本实用新型抗干扰性能好、避免了抖动误差且大幅提升了幅度相位稳定性。
Description
技术领域
本实用新型涉及一种一体化时钟本振处理器，其属于加速器低电平微波技术领域。
背景技术
科研加速器装置通过低电平***进行微波信号的幅度相位控制，在低电平***的应用中，本振信号与时钟信号需要由专门的微波变频装置产生，本振信号与时钟信号需要与基准信号高度同步。传统的本振单元与时钟产生器为分离单元，通过不同的振荡器进行相互锁定，在实际使用中，受到环境温度变化和电磁干扰影响导致离散性误差较大，不能满足日益提高的科研加速器装置对幅度相位精度的要求。
实用新型内容
本实用新型所要解决的技术问题是提供了一种抗干扰性能好、避免了抖动误差且大幅提升了幅度相位稳定性的一体化时钟本振处理器。
一种一体化时钟本振处理器，其包括第一功分器、第二功分器、分频器和混频器；输入信号INPUT接第一功分器的输入端，经所述第一功分器的输出端输出至少两路信号，所述第一功分器的一路输出信号经过分频器和第二功分器后输出至少两路信号，所述第一功分器的另一路信号输入混频器的一个输入端；所述第二功分器的一路输出信号作为时钟信号CLK，所述第二功分器的另一路输出信号输入所述混频器的另一个输入端，所述混频器的输出端接滤波器的输入端，所述滤波器的输出端输出本振信号LO。
进一步的，本实用新型还包括检波模块，所述第一功分器的输出端的一路输出接检波模块，所述检波模块的输出端输出指示灯信号LED。
进一步的，所述第一功分器的输出端的一路直接输出，作为参考信号RF OUTPUT。进一步的，所述分频器的数量大于等于1，所述第二功分器的输入端和/或输出端安装有各自匹配的分频器。所述分频器可以分为第一分频器、第二分频器、第三分频器等等不同类型的几分频，根据所要输出的本振信号LO的大小，设计相匹配的几分频的分频器。
进一步的，本实用新型安装在具有屏蔽外壳的箱体内。
进一步的，所述检波模块包括检波电路或者包括互相电连接的检波电路和运放电路。
本实用新型的有益效果如下：
本实用新型通过模拟方式利用第一功分器和分频器将基准信号INPUT直接分频至中频频率，再通过混频器将中频频率以混频的方式直接叠加在基准信号INPUT上，由滤波器滤除基准信号和中频信号，产生本振信号LO；同时将中频频率的高次谐波分量由另一个滤波器进行滤波，保留时钟信号CLK，滤除以外的杂波信号。这样，本振信号LO与时钟信号CLK均通过模拟电路直接实现，避免了数字锁定电路带来的抖动误差，大幅提升了幅度相位稳定性。所有电路元器件被集成安装在具有屏蔽外壳的机箱内，实现了一体化抗干扰性能。相比传统采用锁相方式将多个不同频率振荡器相互锁定的方式，本实用新型在稳定性与集成性等关键性能上有较大提高。
附图说明
图1为本实用新型的结构原理框图。
图2为本实用新型的实施例的结构原理框图。
具体实施方式
下面结合图1-图2和具体实施例对本实用新型做进一步说明。
如图1和图2所示，根据以上现有技术中的不足，本实用新型要解决的问题是：提供一种新的设计方案，不再通过多个振荡器锁定，而是通过基准信号直接产生时钟信号和本振信号，并集成组装在一台产生器中，达到更高的幅度相位稳定性，实现一体化时钟本振处理器。
传统的本振单元和本实施例一体化时钟本振处理器的对比情况如下表所示：
| 参数性能 | 传统的本振单元 | 一体化时钟本振处理器 |
| 时间抖动误差 | 约1ps | <0.05ps |
| 相位同步性 | 不完全同步 | 完全同步 |
| 温度稳定性 | 较差 | 好 |
| 相位同步性 | 不稳定 | 完全同步 |
| 集成度 | 低 | 高 |
本实施例涉及一种一体化时钟本振处理器，其包括第一功分器、第二功分器、第一分频器、第二分频器、第三分频器和混频器；输入信号INPUT接第一功分器的输入端，经所述第一功分器的输出端输出至少两路信号A和B，其中一路信号A经过第一分频器和第二功分器后输出至少两路信号A1和A2，其中另一路信号B输入混频器的一个输入端；所述第二功分器的输出信号A1经过第二分频器后作为时钟信号CLK，所述第二功分器的输出信号A2经过第三分频器后输入所述混频器的另一个输入端，所述混频器的输出端接滤波器的输入端，所述滤波器的输出端输出本振信号LO。
下面以S波段时钟本振为例，各信号的详细阐述：
(1)2856MHz INPUT输入信号。作为该***的基准信号。
(2)105MHz CLK时钟信号。由基准信号经四功分器、九分频器、二功分器和三分频器的得出。由数学公式简述为：2856÷9÷3≈105.78MHz
(3)2830MHz LO本振信号。基准信号经四功分器、九分频器、二功分器和十二分频器得出的中频信号以混频器的方式叠加在基准信号上，由滤波器滤除中频信号和基准信号，产生2830MHz LO本振信号。将上述文字简述为以下数学公式，即可表示为：
(4)LED信号指示灯，显示基准信号是否输入到时钟本振产生器。基准信号经四功分器进入检波模块，实现模拟信号转为数字信号，来控制机箱外部的LED信号指示灯。
(5)2856MHz RF OUTPUT输出信号，经功分器直接输出。用来作为参考信号。如图1和图2所示，本实施例中，第一功分器为四功分器，第二功分器为二功分器，分频器包括了第一分频器、第二分频器和第三分频器，其中所述第一分频器为九分频、第二分频器为三分频、第三分频器为十二分频，所述四功分器的输入端接2856MHz输入信号INPUT，作为本***的基准信号，经三分频输出的是105MHz的CLK时钟信号，经过滤波器输出的是2830MHz的LO本振信号；所述四功分器的一个输出端直接接检波模块，实现模拟信号转为数字信号，来控制机箱外部的LED信号指示灯，用于显示基准信号是否输入到时钟本振产生器；所述四功分器还有一个输出端输出的是2856MHz的RF OUTPUT输出信号，用来作为参考信号。
上述详细说明是针对本实用新型可行实施例的具体说明，该实施例并非用以限制本实用新型的专利范围，凡未脱离本实用新型的等效实施或变更，均应包含于本案的专利保护范围中。
Claims (7)
1.一种一体化时钟本振处理器，其特征在于：其包括第一功分器、第二功分器、分频器和混频器；输入信号INPUT接第一功分器的输入端，经所述第一功分器的输出端输出至少两路信号，所述第一功分器的一路输出信号经过分频器和第二功分器后输出至少两路信号，所述第一功分器的另一路信号输入混频器的一个输入端；所述第二功分器的一路输出信号作为时钟信号CLK，所述第二功分器的另一路输出信号输入所述混频器的另一个输入端，所述混频器的输出端接滤波器的输入端，所述滤波器的输出端输出本振信号LO。
2.根据权利要求1所述的一体化时钟本振处理器，其特征在于：其还包括检波模块，所述第一功分器的输出端的一路输出接检波模块，所述检波模块的输出端输出指示灯信号LED。
3.根据权利要求1或2所述的一体化时钟本振处理器，其特征在于：所述第一功分器的输出端的一路直接输出，作为参考信号RF OUTPUT。
4.根据权利要求1所述的一体化时钟本振处理器，其特征在于：所述分频器的数量大于等于1，所述第二功分器的输入端和/或输出端安装有各自匹配的分频器。
5.根据权利要求1或2所述的一体化时钟本振处理器，其特征在于：其安装在具有屏蔽外壳的箱体内。
6.根据权利要求3所述的一体化时钟本振处理器，其特征在于：其安装在具有屏蔽外壳的箱体内。
7.根据权利要求2所述的一体化时钟本振处理器，其特征在于：所述检波模块包括检波电路或者包括互相电连接的检波电路和运放电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820188709.2U CN207819870U (zh) | 2018-02-05 | 2018-02-05 | 一体化时钟本振处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820188709.2U CN207819870U (zh) | 2018-02-05 | 2018-02-05 | 一体化时钟本振处理器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207819870U true CN207819870U (zh) | 2018-09-04 |
Family
ID=63323305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201820188709.2U Active CN207819870U (zh) | 2018-02-05 | 2018-02-05 | 一体化时钟本振处理器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207819870U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109120318A (zh) * | 2018-11-07 | 2019-01-01 | 上海创远仪器技术股份有限公司 | 基于大规模多输入多输出技术实现本振驱动功能的电路结构 |
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2018
- 2018-02-05 CN CN201820188709.2U patent/CN207819870U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109120318A (zh) * | 2018-11-07 | 2019-01-01 | 上海创远仪器技术股份有限公司 | 基于大规模多输入多输出技术实现本振驱动功能的电路结构 |
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