CN207601665U - 一种新型带隙基准源电路 - Google Patents
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Abstract
本实用新型公开了一种新型带隙基准源电路，该电路包括：负反馈放大电路、第一镜像电路及第二镜像电路；所述负反馈放大电路包括：第一MOS管M1、第二MOS管M2及运算放大器；所述第一MOS管M1及第二MOS管M2与电压VDD端连接；所述第一MOS管M1及第二MOS管M2连接至运算放大器；所述第一镜像电路包括：第一PNP型三极管Q1；所述第一MOS管M1通过第一电阻R1与第一PNP型三极管Q1连接；所述第二镜像电路包括：第二PNP型三极管Q2；所述第二MOS管M2通过第二电阻R2与第二PNP型三极管Q2连接；所述第二MOS管M2连接至基准电压输出端。与现有技术相比，该电路可以降低电流和功耗，节省面积，减少工艺的复杂程度。
Description
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种新型带隙基准源电路。
背景技术
基准源广泛应用于各种模拟集成电路、数模混合信号集成电路和***集成芯片中，其精度和稳定性直接决定整个***的精度。在模/数转换器(ADC Analog-to-DigitalConverter)、数/模转换器(DAC Digital-to-Analog Converter)、动态存储器(DRAMDynamic Random Access Memory)等集成电路设计中，低温度系数、高电源抑制比(PSRRPower Supply Rejection Ratio)的基准源设计十分关键。
图1为现有技术中一种带隙基准源电路图，如图1所示的一种现有带隙基准源电路包括由三路镜像电流支路：MOS(Metal Oxide Semiconductor)管M1、M2和M3；呈PNP型三极管Q1和Q2；运算放大器OPA(Operational Amplifier)；电阻R1和R2。MOS管M3的漏极电压为基准电压的输出端Vref。其中Q1的发射极面积为Q2的n倍(n>2，一般为8)，运算放大器工作在负反馈状态，以A，B两点为输入，驱动Q1和Q2的电流源，使A，B两点稳定在近似相等的电压上，运算放大器输入端呈现虚短状态。当输出电压发生变化时，通过运算放大器OPA反馈至M3的栅极，进而控制M3漏极上的电流，从而达到对基准电压的调整。也有一些电路取消Q3，但是要改变R2的温度系数，使输出达到稳定。
在现有的制造工艺中，并不能保证每个电子元器件的工作参数都是完全相同的，在制造过程中会存在参数的差异，而这些差异会让电路中的M1，M2和M3之间产生失配，匹配的晶体管个数越多设计难度越大。
如图1所示，该基准源电路由M1，M2，OPA等两条支路组成的负反馈放大支路和由M3，R2，Q3组成的基准输出支路组成，电路实现复杂，成本较高，功耗大。
发明内容
针对上述现有技术的现状，本实用新型所要解决的技术问题在于提供一种新型带隙基准源电路，该电路可以降低电流和功耗，节省面积，减少工艺的复杂程度。
本实用新型为达到上述目的所采用的技术方案为：
一种新型带隙基准源电路，包括：负反馈放大电路、第一镜像电路及第二镜像电路；
所述负反馈放大电路包括：第一MOS管M1、第二MOS管M2及运算放大器；
所述第一MOS管M1及第二MOS管M2与电压VDD端连接；所述第一MOS管M1及第二MOS管M2连接至运算放大器；
所述第一镜像电路包括：第一PNP型三极管Q1；
所述第一MOS管M1通过第一电阻R1与第一PNP型三极管Q1连接；
所述第二镜像电路包括：第二PNP型三极管Q2；
所述第二MOS管M2通过第二电阻R2与第二PNP型三极管Q2连接；
所述第二MOS管M2连接至基准电压输出端。
进一步地，所述电压VDD端分别连接至第一MOS管M1与第二MOS管M2的源极；
所述运算放大器的输出端分别连接至第一MOS管M1与第二MOS管M2的栅极。
进一步地，所述第一MOS管M1的漏极通过第一电阻R1连接至第一PNP型三极管Q1的发射极；
所述第一PNP型三极管Q1的集电极接地。
进一步地，所述第二MOS管M2的漏极通过第二电阻R2连接至第二PNP型三极管Q2的发射极；
所述第二PNP型三极管Q2的集电极接地。
进一步地，所述第一PNP型三极管Q1及第二PNP型三极管Q2的基极并联接地。
进一步地，所述第一PNP型三极管Q1的发射极通过第一电阻R1还连接至运算放大器的同相输入端。
进一步地，所述第二PNP型三极管Q2的发射极还连接至运算放大器的反相输入端。
进一步地，所述第二MOS管M2的漏极连接至基准电压输出端。
本实用新型提供了一种新的带隙基准源电路，通过在现有的基准源电路的基础上，将原有第三MOS管M3所在支路取消，由三路电流源精简为两路电流源，节约了面积和成本，同时也减少了功耗。在第二MOS管M2与运算放大器OPA的输入端的连接点之间设置第二调整电阻R2，通过调整两个电阻之间的比例使得基准电压输出端成为具有零温度系数的基准电压，避免了第三MOS管M3和M1、M2出现失配的问题，提高了输出基准电压的精度。
附图说明
图1为现有技术中一种带隙基准源电路图；
图2为本实用新型实施例中一种新型带隙基准源电路图。
具体实施方式
以下是本实用新型的具体实施例并结合附图，对本实用新型的技术方案作进一步的描述，但本实用新型并不限于这些实施例。
本实用新型实施例提出一种简化的带隙基准源电路，通过将负反馈放大电路的一路和基准电压输出支路合并，可以将传统基准源电路由三路电流源精简为两路电流源，其中，第一MOS管M1通过第一电阻R1和第一镜像电路支路的输出节点相连；第二MOS管M2通过第二电阻R2和第二镜像电路支路的输出节点相连，该电路有效地降低电路的电流和功耗，节省面积，减少工艺的复杂程度。
图2为本实用新型实施例中一种新型带隙基准源电路图，该电路包括：负反馈放大电路、第一镜像电路及第二镜像电路；
所述负反馈放大电路包括：第一MOS管M1、第二MOS管M2及运算放大器；
所述第一MOS管M1及第二MOS管M2与电压VDD端连接；所述第一MOS管M1及第二MOS管M2连接至运算放大器；
所述第一镜像电路包括：第一PNP型三极管Q1；
所述第一MOS管M1通过第一电阻R1与第一PNP型三极管Q1连接；
所述第二镜像电路包括：第二PNP型三极管Q2；
所述第二MOS管M2通过第二电阻R2与第二PNP型三极管Q2连接；
所述第二MOS管M2连接至基准电压输出端。
本实用新型实施例中，所述电压VDD端分别连接至第一MOS管M1与第二MOS管M2的源极；
所述运算放大器的输出端分别连接至第一MOS管M1与第二MOS管M2的栅极。
本实用新型实施例中，所述第一MOS管M1的漏极通过第一电阻R1连接至第一PNP型三极管Q1的发射极；
所述第一PNP型三极管Q1的集电极接地。
本实用新型实施例中，所述第二MOS管M2的漏极通过第二电阻R2连接至第二PNP型三极管Q2的发射极；
所述第二PNP型三极管Q2的集电极接地
所述第一PNP型三极管Q1的发射极面积为第二PNP型三极管Q2的n倍(n>2)。
本实用新型实施例中，所述第一PNP型三极管Q1及第二PNP型三极管Q2的基极并联接地。
本实用新型实施例中，所述第一PNP型三极管Q1的发射极通过第一电阻R1还连接至运算放大器的同相输入端。
本实用新型实施例中，所述第二PNP型三极管Q2的发射极还连接至运算放大器的反相输入端。
本实用新型实施例中，所述第二MOS管M2的漏极连接至基准电压输出端。
本实用新型实施例中，第一电阻R1、第二电阻R2采用同种工艺的温度系数的电阻，基准输出电压精度高。
本实用新型实施例所示一种新型带隙基准源电路中，通过运算放大器OPA的作用，在其工作时两个输入端之间形成虚短状态，A，B两点电位近似相等，所以，R1两端电压即是两个PNP型三极管的Vbe的电压差。
基准输出电压Vref等于B点的电位与第二调整电阻R2上的电压之和。
此时，只需对R1和R2的参数进行匹配，由负反馈放大电路进行调整，就可以实现基准电压的高精度稳定输出。
本实用新型提供了一种新的带隙基准源电路，通过在现有的基准源电路的基础上，将原有第三MOS管M3所在支路取消，由三路电流源精简为两路电流源，节约了面积和成本，同时也减少了功耗。在第二MOS管M2与运算放大器OPA的输入端的连接点之间设置第二调整电阻R2，通过调整两个电阻之间的比例使得基准电压输出端成为具有零温度系数的基准电压，避免了第三MOS管M3和M1、M2出现失配的问题，提高了输出基准电压的精度。
本文中所描述的具体实施例仅仅是对本实用新型精神作举例说明。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本实用新型的精神或者超越所附权利要求书所定义的范围。
Claims (1)
1.一种新型带隙基准源电路，其特征在于，包括：负反馈放大电路、第一镜像电路及第二镜像电路；
所述负反馈放大电路包括：第一MOS管M1、第二MOS管M2及运算放大器；
所述第一MOS管M1及第二MOS管M2与电压VDD端连接；所述第一MOS管M1及第二MOS管M2与运算放大器连接；
所述第一镜像电路包括：第一PNP型三极管Q1；
所述第一MOS管M1通过第一电阻R1与第一PNP型三极管Q1连接；
所述第二镜像电路包括：第二PNP型三极管Q2；
所述第二MOS管M2通过第二电阻R2与第二PNP型三极管Q2连接；
所述第二MOS管M2连接至基准电压输出端；
所述第一MOS管M1的漏极通过第一电阻R1连接至第一PNP型三极管Q1的发射极；所述第一PNP型三极管Q1的集电极接地；
所述第二MOS管M2的漏极通过第二电阻R2连接至第二PNP型三极管Q2的发射极；所述第二PNP型三极管Q2的集电极接地；
所述第一PNP型三极管Q1及第二PNP型三极管Q2的基极并联接地；
所述第一PNP型三极管Q1的发射极通过第一电阻R1还连接至运算放大器的同相输入端；
所述第二PNP型三极管Q2的发射极还连接至运算放大器的反相输入端；
所述电压VDD端分别连接至第一MOS管M1与第二MOS管M2的源极；
所述运算放大器的输出端分别连接至第一MOS管M1与第二MOS管M2的栅极；
所述第二MOS管M2的漏极连接至基准电压输出端。
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