CN206960619U - 一种高压断路器测试***校验的时间基准装置及校验*** - Google Patents
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Abstract
本实用新型提供了一种高压断路器测试***校验的时间基准装置及校验***，本实用新型装置包括微处理器、可编程逻辑器件、随机存储器、触发电路和断口分合闸模拟电路；微处理器与可编程逻辑器件相连，可编程逻辑器件与随机存储器相连；可编程逻辑器件通过IO口与断口分合闸模拟电路输入接口，以及与触发电路输出接口相连。本实用新型由可编程逻辑器件作为时间产生的核心控制器件，根据设置的参数，可编程逻辑器件IO口输出信号控制模拟电路的导通和截止，模拟断路器分合闸状态，可精确地产生标准的合闸时间、分闸时间、弹跳时间、弹跳次数等参数，不存在软件延时，能够满足高压断路器机械特性监测***性能指标校验的精度、准确度要求。
Description
技术领域
本实用新型涉及高压断路器机械特性监测***性能指标校验技术领域，特别涉及一种高压断路器测试***校验的时间基准装置及校验***。
背景技术
高压断路器机械特性监测是电力***安全运行的重要保障，监测***的性能指标能否达到设计要求至关重要，目前国内外，高压断路器校验的时间基准装置，主要采用继电器的分合、微处理输出IO(输出输入)口的高低电平等方式，进行模拟断路器断口的分合闸状态。该方式存在多种问题，难以满足精确校验和量值传递的要求。
使用继电器的分合模拟高压断路器分合闸状态的方式，进行高压断路器机械特性监测***性能检测时，在检测过程中需使用频率计数器、示波器等测试仪器，同时测量继电器的分合状态和时间，通过比对的方式校验断路器监测***是否合格，该方式存在接线繁琐，检测过程复杂，对检测人员要求高等问题。
使用微处理输出IO(输出输入端口)口的高低电平等方式，进行高压断路器机械特性监测***性能检测时，由于微处理器输出IO(输出输入端口)口的高低电平变化，是由运行在处理器内部的程序驱动的；在检测过程中，微处理在接收到触发信号后，会把当前运行变量压栈内存中、然后进入中断服务子程序，再改变微处理器IO(输出输入端口)口的高低电平。微处理器压栈、进中断，这样就存在所谓的程序延时，该延时一般在几个微秒之间变化。而国标要求断路器监测***检测分辨率是0.1ms，可见几个微秒的延时误差，足以影响到断路器监测***检测校准精度。
实用新型内容
发明目的：针对现有技术的不足，本实用新型目的在于提供一种高压断路器测试***校验的时间基准装置及校验***，满足高压断路器机械特性监测***性能指标校验的精度、准确度要求。
技术方案：为实现上发明目的，本实用新型采用如下技术方案：
一种高压断路器测试***校验的时间基准装置，包括微处理器、可编程逻辑器件、随机存储器、触发电路和多路断口分合闸模拟电路；所述微处理器与所述可编程逻辑器件相连，所述可编程逻辑器件与所述随机存储器相连；所述可编程逻辑器件通过IO口与所述断口分合闸模拟电路输入接口，以及与触发电路输出接口相连，接收来自触发电路的触发信号，并输出控制模拟断路器分合闸状态的高低电平信号至每一路断口分合闸模拟电路。
作为优选，每一路断口分合闸模拟电路包括一个电阻和一个三极管，电阻一端与可编程逻辑器件的一个IO口相连，另一端连接三极管的基极，三极管的发射极接地，集电极为输出端。
作为优选，所述时间基准装置设有12路断口分合闸模拟电路。
作为优选，所述微处理器采用STM32F103VET6。
作为优选，所述可编程逻辑器件采用EPM570T100C5N。
作为优选，所述随机存储器采用IS61LV25616BLL-10TLI。
作为优选，所述触发电路包括光耦隔离芯片、第一电阻和第二电阻；第一电阻与光耦隔离芯片的第二管脚相连，光耦隔离芯片的第六管脚为触发信号输出端，且并联第二电阻，第二电阻另一端接电源正极；光耦隔离芯片的第七管脚和第八管脚并联后接电源正极；光耦隔离芯片的第五管脚接地。
作为优选，所述光耦隔离芯片采用6N137。
一种高压断路器测试***的校验***，包括所述高压断路器测试***校验的时间基准装置，PC机和高压断路器测试***，所述时间基准装置与PC机相连，所述时间基准装置设有触发电路接线端子和多个断口分合闸模拟电路接线端子，所述触发电路接线端子与高压断路器测试***的合分闸电压输出端子相连，所述断口分合闸模拟电路接线端子与高压断路器测试***的断口检测端子相连。
作为优选，所述PC机通过USB接口与时间基准装置的微处理器相连。
有益效果：本实用新型采用可编程逻辑器件控制输出产生模拟断路器合分的标准的导通与截止时间。由于可编程逻辑器件是通过修改具有固定内连电路的逻辑功能实现编程,在编程完毕后，所有的操作均是基于纯硬件门电路完成的，不存在软件延时。在信号触发前，可编程逻辑器件就可以从随机存储器中读取待要输出的断口状态，在收到触发信号时，可编程逻辑器件立即把断口状态输出给断口分合闸模拟电路，基准时间能够精确到1us，完全满足高压断路器机械特性监测***性能指标校验的要求。采用微处理器和可编程逻辑器件的组合模式，可以基于灵活的高级语言编程实现较为复杂的软件逻辑，例如可以实现多种弹跳频率的设计，能够很好的检测出测试仪器对断口动态测量的准确性。
附图说明
图1为本实用新型实施例的装置结构示意图。
图2为本实用新型实施例的触发电路示意图。
图3为本实用新型实施例的***结构示意图。
具体实施方式
以下结合附图和具体实施例，对本实用新型做进一步说明。
如图1所示，本实用新型实施例公开的一种高压断路器测试***校验的时间基准装置，包括微处理器、可编程逻辑器件、随机存储器RAM、触发电路和多路断口分合闸模拟电路；微处理器通过数据总线、控制总线与可编程逻辑器件相连，可编程逻辑器件通过数据总线、控制总线、地址总线与RAM相连；可编程逻辑器件通过IO口与断口分合闸模拟电路输入接口，以及与触发电路输出接口相连，接收来自触发电路的触发信号，并输出控制模拟断路器分合闸状态的高低电平信号至每一路断口分合闸模拟电路。本实施例的时间基准装置是由可编程逻辑器件作为时间产生的核心控制器件，根据设置的参数，可编程逻辑器件IO口输出信号控制模拟电路的导通、截止，模拟断路器分合闸状态，可精确地产生标准的合闸时间、分闸时间、弹跳时间、弹跳次数等参数，用于高压断路器机械特性监测***的测试性能指标校验。
在本实施例中，微处理器采用ARM高级微核处理器，如STM32F103VET6，可编程逻辑器件采用复杂可编程逻辑器件(CPLD)，如EPM570T100C5N，RAM为IS61LV25616BLL-10TLI。
在本实施例中，设有12路并联的断口分合闸模拟电路，能够满足国内外断路器测试仪器最大断口校验个数。每一路断口分合闸模拟电路由阻值为2KΩ电阻和型号为KSP2222A三极管组成。电阻一端与CPLD的一个IO口相连，另一端连接三极管的基极，三极管的发射极接地，集电极为输出端。
如图2所示，触发电路包括光耦隔离芯片、第一电阻R1和第二电阻R2。第一电阻R1接光耦隔离芯片的第二管脚，光耦隔离芯片的第六管脚为触发信号输出端，且并联第二电阻R2，第二电阻R2另一端接3.3V电源；光耦隔离芯片的第七管脚和第八管脚并联后接3.3V电源；光耦隔离芯片的第五管脚接地。光耦隔离芯片可采用6N137。当待校验测试***产生触发电压时，该电压经过第一电阻R1，使光耦隔离芯片导通，进而产生由高电平变化低电平的触发信号，该信号接在CPLD的接收端口上，该触发信号触发CPLD进行下一节拍动作。
如图3所示，本实用新型实施例公开的一种高压断路器测试***的校验***，包括上述时间基准装置，PC机和高压断路器测试***。其中时间基准装置通过USB接口与PC机相连，时间基准装置设有触发电路接线端子和多个断口分合闸模拟电路接线端子，触发电路接线端子与高压断路器测试***的合分闸电压输出端子相连，断口分合闸模拟电路接线端子与高压断路器测试***的断口检测端子相连。
本实施例的校验***使用时间基准装置进行高压断路器测试***校验时，接线方式如图3所示，操作步骤包括：
(1)使用USB连接线，把PC机的USB接口和时间基准装置的USB通讯接口连接起来；
(2)把待校验的高压断路器测试***的合分闸电压输出端子，通过触发线，连接到时间基准装置的触发电路接线端子上；
(3)把待校验的高压断路器测试***的12路断口检测端子，通过测试线，连接到时间基准装置的断口分合闸模拟电路接线端子上；
(4)完成接线后，即可进行高压断路器测试***的校验，具体为：
在PC机的操作界面上配置触发类型、合分闸时间、弹跳频率、弹跳时间等参数，并把参数通过USB通讯模块下载到ARM处理器内。微处理器通过内部软件把参数处理后，通过数据总线、控制总线传输给CPLD；CPLD通过数据总线、地址总线再把数据压栈到RAM内，从RAM再读取待要发送给断口分合闸模拟电路的数据，然后CPLD处于等待触发信号状态。当CPLD收到触发信号时，把已经从RAM读取到的数据，立即传输给12路模拟断路器断口分合闸状态的三极管开关电路，然后再读取下一次的数据。
当测试***的电压输出时，时间基准装置和测试***同时被触发，基准装置根据设置的时间、弹跳等参数信息依次进行输出，测试***则进行断口状态的测量，测试结束后，如果测试***所测量的时间、弹跳等信息与基准装置设置的参数一致，则说明测试***测量准确。
上述实施例中，微处理器、可编程逻辑器件、随机存储器、以及光耦隔离芯片均来自于现有技术，可编程芯片涉及的软件程序也是现有技术，与测试业务相关的逻辑可以根据业务需求从现有平台移植或根据标准文档实现。因此在本实施例中，没有具体公开上述电器元件的内部具体电路结构及软件程序。
以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种高压断路器测试***校验的时间基准装置，其特征在于：包括微处理器、可编程逻辑器件、随机存储器、触发电路和多路断口分合闸模拟电路；所述微处理器与所述可编程逻辑器件相连，所述可编程逻辑器件与所述随机存储器相连；所述可编程逻辑器件通过IO口与所述断口分合闸模拟电路输入接口，以及与触发电路输出接口相连，接收来自触发电路的触发信号，并输出控制模拟断路器分合闸状态的高低电平信号至每一路断口分合闸模拟电路。
2.根据权利要求1所述的高压断路器测试***校验的时间基准装置，其特征在于：每一路断口分合闸模拟电路包括一个电阻和一个三极管，电阻一端与可编程逻辑器件的一个IO口相连，另一端连接三极管的基极，三极管的发射极接地，集电极为输出端。
3.根据权利要求1所述的高压断路器测试***校验的时间基准装置，其特征在于：所述时间基准装置设有12路断口分合闸模拟电路。
4.根据权利要求1所述的高压断路器测试***校验的时间基准装置，其特征在于：所述微处理器采用STM32F103VET6。
5.根据权利要求1所述的高压断路器测试***校验的时间基准装置，其特征在于：所述可编程逻辑器件采用EPM570T100C5N。
6.根据权利要求1所述的高压断路器测试***校验的时间基准装置，其特征在于：所述随机存储器采用IS61LV25616BLL-10TLI。
7.根据权利要求1所述的高压断路器测试***校验的时间基准装置，其特征在于：所述触发电路包括光耦隔离芯片、第一电阻和第二电阻；第一电阻与光耦隔离芯片的第二管脚相连，光耦隔离芯片的第六管脚为触发信号输出端，且并联第二电阻，第二电阻另一端接电源正极；光耦隔离芯片的第七管脚和第八管脚并联后接电源正极；光耦隔离芯片的第五管脚接地。
8.根据权利要求7所述的高压断路器测试***校验的时间基准装置，其特征在于：所述光耦隔离芯片采用6N137。
9.一种高压断路器测试***的校验***，其特征在于：包括如权利要求1-8任一项所述的高压断路器测试***校验的时间基准装置，PC机和高压断路器测试***，所述时间基准装置与PC机相连，所述时间基准装置设有触发电路接线端子和多个断口分合闸模拟电路接线端子，所述触发电路接线端子与高压断路器测试***的合分闸电压输出端子相连，所述断口分合闸模拟电路接线端子与高压断路器测试***的断口检测端子相连。
10.根据权利要求9所述的高压断路器测试***的校验***，其特征在于：所述PC机通过USB接口与时间基准装置的微处理器相连。
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| CB03 | Change of inventor or designer information |