CN206575517U - 一种高清图像处理拼接器 - Google Patents

Abstract

本实用新型提供一种高清图像处理拼接器，包括HD‑SDI高清输入单元、FPGA、显示模块和与所述FPGA相互连接的DSP，所述HD‑SDI高清输入单元、所述FPGA和所述显示模块依次连接，所述FPGA还分别连接有时钟装置、存储器和上机位，核心采用FPGA+DSP的结构形式，实现高清图像处理显示。本实用新型不受PCI总线带宽的限制又不受采集和处理能力方面的限制，满足实时图像高清显示和目标跟踪的要求，具有较好的平台兼容性。

Description

一种高清图像处理拼接器

技术领域

本实用新型属于拼接器技术领域，具体涉及一种高清图像处理拼接器。

背景技术

拼接器是一个完整的图像信号划分成N块后分配给N个视频显示单元的高新设备。拼接器完成用多个普通视频单元组成一个超大屏幕动态图像显示屏，可以支持多种视频设备的同时接。如DVD、摄像机、卫星接收机、机顶盒和标准计算机A信号。高清电视拼接器可以实现多个物理输出组合成一个分辨率叠加后的超高分辨率显示输出，使屏幕墙构成一个超高分辨率,超高亮度，超大显示尺寸的逻辑显示屏,完成多个信号源在屏幕墙上的开窗、移动、缩放等各种方式的显示功能。

目前大屏幕拼接显示***对视频信号显示控制的实现方法主要有两种：一是采用PCI***式拼接，它利用一块多屏拼接卡将完整的视频图像分割成M×N个子视频信号，多个子视频信号通过复用PCI总线，由主机处理器实现放大处理。因此拼接屏幕的数目受到PCI总线带宽的限制。二是采用嵌入式拼接方式，各个拼接单元拥有独立的视频处理模块，输入视频送到各个单元，并各自进行视频处理，分割出自己应该显示的部分，并将这一部分视频信号放大后，经硬件电路驱动来显示视频信号，实现大屏幕拼接显示的目的。但是这种嵌入式的拼接单元在显示模式多样化方面受到了限制，尤其是在网络信号方面自由度方面受到瓶颈，且对于目前的高清视频信号、数字流媒体信号处理方面也存在采集和处理能力方面的限制。

专利一种可以显示高清图片的拼接处理器（公告号：CN204790967U）公开了一种包括上位机、控制卡、输出卡和拼接屏，所述上位机与控制卡之间通过网络进行通信，所述控制卡上设置有FLASH存储器和SERDES，所述输出卡通过光缆连接至所述SERDES，所述输出卡通过数据导线与拼接屏相连，并且输出卡与拼接屏一一对应，两者的数量保持一致。此拼接处理器通过上位机软件先把高清底图切割成若干份子图并进行标号，然后通过TCP/IP通信网络将所有子图传输至控制卡上，控制卡将不同标号的子图通过SERDES传到对应的输出卡上，最后通过输出卡显示在拼接屏上。虽然本专利结构简单，但只解决了显示问题，无法从信号采集和处理方面使显示高清图像更加快速，显示也收到了TCP/IP通信的限制。

实用新型内容

本实用新型的目的是提供一种高清图像处理拼接器，不受PCI总线带宽的限制又不受采集和处理能力方面的限制，满足实时图像高清显示和目标跟踪的要求，具有较好的平台兼容性。

本实用新型提供了如下的技术方案：

一种高清图像处理拼接器，包括HD-SDI高清输入单元、FPGA、显示模块和与所述FPGA相互连接的DSP，所述HD-SDI高清输入单元、所述FPGA和所述显示模块依次连接，所述FPGA还分别连接有时钟装置、存储器和上机位。

优选的，所述HD-SDI高清输入单元与所述FPGA之间设有SDI高清输入接口，通过所述SDI高清输入接口实时传送高清图像至所述FPGA。

优选的，所述FPGA包括图像接收模块、存储模块、输出控制模块、DSP通信模块、时钟模块和UART模块，所述图像接收模块通过所述SDI高清输入接口与所述HD-SDI高清输入单元连接，所述图像接收模块、所述存储模块和所述输出控制模块依次连接，所述输出控制模块连接所述显示模块，所述DSP通信模块与所述DSP连接，与所述DSP之间进行数据交互以及视频的像素级处理，是图像处理***的核心管理单元，所述时钟模块连接所述时钟装置，保证实时控制处理分析图像，所述UART模块连接所述上机位，所述上位机通过所述UART模块与所述FPGA进行数据通信，传递控制参数、设备状态等信息。

优选的，所述存储模块还包括滤波模块、SRAM控制模块和SRAM读写模块，所述图像接收模块分别与所述滤波模块和所述SRAM控制模块连接，所述滤波模块和所述SRAM控制模块共同连接所述SRAM读写模块，所述SRAM读写模块连接所述输出控制模块，进行数据滤波处理和存储器读写控制输出。

优选的，所述输出控制模块还连有输出时序生出模块，为所述输出控制模块提供时序信号。

优选的，所述显示模块包括PAL接口模块、DVI接口模块、TV设备和DVI显示器，所述TV设备通过所述PAL接口模块连接所述FPGA，所述DVI显示器通过所述DVI接口模块连接所述FPGA，进行高清图像最终显示。

优选的，所述存储器包括分别与所述FPGA相互连接的SRAM、FLASH和EEPROM，SRAM是外扩的图像存储器，所述SRAM与所述SRAM读写模块相互连接，大量存储器设置提高数据交换速度，防止数据丢失。

本实用新型的有益效果是：FPGA完成图像采集、图像显示接口控制、外部存储器的读写逻辑控制及与上位机的通信；DSP与FPGA之间通过双口RAM实现通信，并通过FPGA读写SRAM实现目标提取和字符叠加功能；DSP实现包括目标检测、模板匹配、电子稳像等多种图像算法；采用时钟装置和时序控制装置，保证图像数据实时显示；大量存储器设置提高数据交换速度，防止数据丢失。

附图说明

附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：

图1是本实用新型结构示意图；

图2是本实用新型FPGA功能结构示意图；

图3是数据发送单元DVI显示连接示意图。

具体实施方式

如图1所示，一种高清图像处理拼接器，包括HD-SDI高清输入单元、FPGA、显示模块和与FPGA相互连接的DSP， HD-SDI高清输入单元、FPGA和显示模块依次连接， FPGA还分别连接有时钟装置、存储器和上机位。HD-SDI高清输入单元与FPGA之间设有SDI高清输入接口，通过SDI高清输入接口实时传送高清图像至FPGA。存储器包括分别与FPGA相互连接的SRAM、FLASH和EEPROM，SRAM是外扩的图像存储器，SRAM与SRAM读写模块相互连接，大量存储器设置提高数据交换速度，防止数据丢失。显示模块包括PAL接口模块、DVI接口模块、TV设备和DVI显示器， TV设备通过PAL接口模块连接FPGA， DVI显示器通过DVI接口模块连接FPGA，进行高清图像最终显示。

如图1所示，一种高清图像处理拼接器采用FPGA+DSP的结构形式，FPGA进行图像采集、存储、输出显示和整个***的逻辑控制；DSP作为数字信号处理核心，则主要用来运行图像跟踪算法及完成各种外设的初始化。SRAM是外扩的图像存储器，FPGA通过将采集到的高清数字图像存储在SRAM中并输出给DSP和显示接口，负责采集和输出电视图像数据，利用FPGA内部的存储资源，进行字符、十字丝、波门等信息叠加，不仅提高了数据处理速率，而且降低了DSP处理数据时产生帧间延时的可能性。DSP负责通过SPI配置和检测HD-SDI解码器，实现视频模式选择，并根据检测结果确定各个芯片当前的工作状态，此外通过访问图像存储器进行Mean-shift、非对称多向梯度、质心、相关、电子稳像和航迹预测等算法运算。DSP从图像存储器得到图像数据后，根据背景的复杂程度和上位机命令执行图像质心、相关跟踪与航迹预测算法。经过DSP图像处理后，判断出锁定的运动目标，并计算出所跟踪目标的角坐标值和跟踪角误差值，传递给上位机进行实时控制。同时把跟踪目标的位置信息叠加到SRAM内相应的视频帧，经DVI通道将电视数据送到高清显示器上显示。

如图2所示，FPGA包括图像接收模块、存储模块、输出控制模块、DSP通信模块、时钟模块和UART模块，图像接收模块通过SDI高清输入接口与HD-SDI高清输入单元连接，图像接收模块、存储模块和输出控制模块依次连接，输出控制模块连接显示模块， DSP通信模块与DSP连接，与DSP之间进行数据交互以及视频的像素级处理，是图像处理***的核心管理单元，时钟模块连接时钟装置，保证实时控制处理分析图像，所述UART模块连接上机位，上位机通过UART模块与FPGA进行数据通信，传递控制参数、设备状态等信息。存储模块还包括滤波模块、SRAM控制模块和SRAM读写模块，图像接收模块分别与滤波模块和SRAM控制模块连接，滤波模块和SRAM控制模块共同连接SRAM读写模块， SRAM读写模块连接输出控制模块，进行数据滤波处理和存储器读写控制输出，进一步地，输出控制模块还连有输出时序生出模块，为输出控制模块提供时序信号。

如图2所示，FPGA主要完成图像采集、存储、输出显示管理，与DSP之间进行数据交互以及视频的像素级处理，是图像处理***的核心管理单元，与图像有关的功能框架模块大部分都在FPGA中实现。当高清图像数据传送给FPGA后，根据每帧图像20位YCbCr 4：2：2工作模式的要求将亮度和色度信息分开提取。SRAM是单端口存储器，在同一时间只能完成读操作或写操作，因此在输入数据进行滤波后，选用了2M×36位的3片SRAM作为一组片外存储器进行Ping-Pong操作。用输入SDI图像的场同步信号生成一个计数器，每一场对SRAM的读写切换一次。当需要使用一场图像信息时，可及时从一个存储器中读取，与此同时，连续的图像数据被存至另一个存储器中，第3片SRAM则处于DSP读写状态，3片SRAM通过切换，完成一帧图像的保存、处理和输出。

如图3所示，一种高清图像处理拼接器数据接收显示过程，选用GS2971对HD-SDI高清传输的视频信号进行解码，之后将高清视频信号的像素时钟、行、场及视频数据传给FPGA。GS2971是一款自带线缆均衡功能的单端口输入解码芯片，支持3Gb/s、HD、SD SDI串行数据传输速度，最高支持4：2：2 10位色深表现，分辨率可达1080P。内置HD-SDI解串器简化了外部FPGA的逻辑解串功能。GS2971的初始化采用I/O电平控制与SPI接口相结合的方法，可被配置为20位数据输出和10位数据输出，当配置为20位数据输出时，亮度信息和色度信息分别占10位数据线，时钟为74.25 MHz；配置为10位数据输出时，亮度和色度信息合成输出，时钟为148.5 MHz。本实用新型中，将GS2971配置为20位数据输出模式，GS2971支持一路SDI信号环路输出，可供***实时检测SDI信号输入是否正常。

如图3所示，针对图像输出接口的不同要求，选择SAF7129实现图像的PAL制式输出；选择TI公司的TFP410实现DVI图像输出。其中，DVI显示为数字信号输出，与传统的VGA模拟信号相比，采用DVI数字信号不会引起像素抖动和相邻像素间的干扰，显示器不会造成几何失真，大大提高了画面质量，显示画面细膩、清晰，因此设计时将DVI接口作为***的主显示通道，PAL制式为模拟信号输出，可以兼容光电***在特殊情况下的显示需求。TFP410支持从VGA到UXGA(25～165 MHz)格式的像素速率，具有12位双边和24位单边两种输入模式，可以通过I2C总线进行芯片工作模式配置。TFP410主要通过DE引脚的高低电子来决定发送信号类型。当DE为高电平时，发送像素编码数据;当DE为低电平时，发送同步信号以及控制信号。本实用新型通过I2C总线来配置编码器，编码器采用24位单边输入模式，单边输入时钟，下降沿触发，采用I2C总线可以快捷地在线调整参数配置，对编码器高速输入信号的时钟沿进行调整，有效减少图像噪声和串扰。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (7)

1.一种高清图像处理拼接器，其特征在于，包括HD-SDI高清输入单元、FPGA、显示模块和与所述FPGA相互连接的DSP，所述HD-SDI高清输入单元、所述FPGA和所述显示模块依次连接，所述FPGA还分别连接有时钟装置、存储器和上机位。

2.根据权利要求1所述的一种高清图像处理拼接器，其特征在于，所述HD-SDI高清输入单元与所述FPGA之间设有SDI高清输入接口。

3.根据权利要求1所述的一种高清图像处理拼接器，其特征在于，所述FPGA包括图像接收模块、存储模块、输出控制模块、DSP通信模块、时钟模块和UART模块，所述图像接收模块通过所述SDI高清输入接口与所述HD-SDI高清输入单元连接，所述图像接收模块、所述存储模块和所述输出控制模块依次连接，所述输出控制模块连接所述显示模块，所述DSP通信模块与所述DSP连接，所述时钟模块连接所述时钟装置，所述UART模块连接所述上机位。

4.根据权利要求3所述的一种高清图像处理拼接器，其特征在于，所述存储模块还包括滤波模块、SRAM控制模块和SRAM读写模块，所述图像接收模块分别与所述滤波模块和所述SRAM控制模块连接，所述滤波模块和所述SRAM控制模块共同连接所述SRAM读写模块，所述SRAM读写模块连接所述输出控制模块。

5.根据权利要求3所述的一种高清图像处理拼接器，其特征在于，所述输出控制模块还连有输出时序生出模块。

6.根据权利要求1所述的一种高清图像处理拼接器，其特征在于，所述显示模块包括PAL接口模块、DVI接口模块、TV设备和DVI显示器，所述TV设备通过所述PAL接口模块连接所述FPGA，所述DVI显示器通过所述DVI接口模块连接所述FPGA。

7.根据权利要求1至6中任一项所述的一种高清图像处理拼接器，其特征在于，所述存储器包括分别与所述FPGA相互连接的SRAM、FLASH和EEPROM，所述SRAM与所述SRAM读写模块相互连接。