CN206490670U - 三通道Ka频段扩频信号一体化处理设备 - Google Patents
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Abstract
本实用新型公开了三通道Ka频段扩频信号一体化处理设备，包括频率合成器、通道A、通道B、通道C和基带，频率合成器接收10MHz和10.23MHz高稳时钟，产生基带需要的80MHz工作时钟，同时还生成通道A、通道B和通道C所需要QPSK调制频率源FLA、FLB、FLC和上下变频本振信号LORA和LOTA、LORB和LOTB、LORC和LOTC，通道A、B、C分别完成三个通道信号的上下变频和滤波处理，基带完成接收信号的模数转换和数字解调以及生成发射扩频基带信号；本实用新型基带模块和频率合成器模块均为三个通道共用，降低了设备体积和功耗。
Description
技术领域
本实用新型属于电子***技术领域，具体涉及一种三通道Ka频段扩频信号一体化处理设备。
背景技术
采用直接序列扩频(CDMA)技术已经在现代无线通信领域得到了广泛的使用，在航天领域也大量采用CDMA技术进行航天器的测控和星间通信。同时，直接利用CDMA中的扩频伪码可以完成高精度的测距。
本实用新型利用CDMA技术实现了三个通道的收发功能，能够满足三个通道的同时数据传输和测距功能。三个通道的射频前端均采用Ka频段信号，一体化设计降低了***实现的体积和功率消耗。
实用新型内容
有鉴于此，本实用新型提供了一种三通道Ka频段扩频信号一体化处理设备，能够将三通道射频、基带一体化扩频信号发射和接收处理进行高度集成。
实现本实用新型的技术方案如下：
一种三通道Ka频段扩频信号一体化处理设备，包括频率合成器、通道A、通道B、通道C和基带；***设备包括天线组件；
其中，通道A、通道B和通道C均包括调制器MOD1、调制器MOD2、90°电桥、合路器、放大器A1、射频滤波器F1、调制器MOD3、射频滤波器F2、放大器A2，低噪声放大器A3、射频滤波器F3、调制器MOD4、中频滤波器F4和放大器A4；
通道A连接关系为：90°电桥的输入端连接频率合成器FLA信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带SRAM型FPGA的输出端BBA,I，调制器MOD2的另一个输入端连接基带SRAM型FPGA的输出端BBA,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTA信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORA信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFA输入端；
通道B连接关系为：90°电桥的输入端连接频率合成器FLB信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带SRAM型FPGA的输出端BBB,I，调制器MOD2的另一个输入端连接基带SRAM型FPGA的输出端BBB,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTB信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORB信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFB输入端；
通道C连接关系为：90°电桥的输入端连接频率合成器FLC信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带SRAM型FPGA的输出端BBC,I，调制器MOD2的另一个输入端连接基带SRAM型FPGA的输出端BBC,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTC信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORC信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFC输入端；
基带包括时钟生成电路、模数变换器ADC、SRAM型FPGA、同步RS422接口电路、反熔丝FPGA、FPGA配置PROM、FPGA重构Flash、数字信号处理器DSP、DSP SRAM、DSP PROM和DSP重构Flash；
基带的连接关系为：时钟生成电路的输入端连接频率合成器的80MHz时钟信号输出端，时钟生成电路包括两个输出端，一个输出端连接模数变换器ADC的一个输入端，另一个输出端连接SRAM型FPGA的输入端，模数变换器ADC的输出端连接SRAM型FPGA的输入端，SRAM型FPGA还与同步RS422接口电路以及反熔丝FPGA连接，FPGA配置PROM和FPGA重构Flash分别与反熔丝FPGA相连，数字信号处理器DSP通过EMIF总线与反熔丝FPGA、SRAM型FPGA、DSPSRAM、DSP PROM、DSP重构Flash相连。
有益效果：
1、本实用新型基带模块和频率合成器模块均为三个通道共用，降低了设备体积和功耗。
2、本实用新型在基带模块增加的反熔丝FPGA，实现了SRAM型FPGA的配置、刷新和DSP、SRAM型FPGA程序的在轨上注，提高了单机在空间辐射环境条件下的工作可靠性，同时使得单机的功能能够实现在轨更新。
附图说明
图1为本实用新型扩频信号一体化处理设备的组成原理框图。
图2为本实用新型设备通道A的组成框图。
图3为本实用新型设备基带模块的组成框图。
具体实施方式
下面结合附图并举实施例，对本实用新型进行详细描述。
如图1所示，本实用新型提供了一种三通道Ka频段扩频信号一体化处理设备，包括频率合成器、通道A、通道B、通道C(三个通道构成完全一致且相互独立)和基带；***设备包括天线组件；
其中频率合成器接收10MHz和10.23MHz外来时钟信号，输出80MHz信号至基带，输出本振正弦信号FLA(连接到射频通道A的90°电桥输入端)、LORA(连接到射频通道A的MOD4输入端)、LOTA(连接到射频通道A的MOD3输入端)到射频通道A，输出本振正弦信号FLB(连接到射频通道B的90°电桥输入端)、LORB(连接到射频通道B的MOD4输入端)、LOTB(连接到射频通道B的MOD3输入端)到射频通道B，输出本振正弦信号FLC(连接到射频通道C的90°电桥输入端)、LORC(连接到射频通道C的MOD4输入端)、LOTC(连接到射频通道C的MOD3输入端)到射频导通C，射频通道A、B、C分别还接收来自于天线组件射频信号RXA、RXB、RXC，处理完后输出中频信号IFA、IFB、IFC(连接到基带的模数变换器ADC输入端)到基带模块，接收来自于基带模块的数字基频正交信号BBA,I、BBA,Q、BBB,I、BBB,Q、BBC,I、BBC,Q(均来自于基带的SRAM型FPGA输出端)，处理完后生成TXA、TXB、TXC输出到天线组件。另外，基带的SRAM型FPGA还通过同步RS422接口与星载计算机交互数据，SRAM型FPGA接收外部输入秒脉冲信号1PPS作为测距的基准。
频率合成器接收10MHz和10.23MHz高稳时钟，产生基带需要的80MHz工作时钟，同时还生成三个射频通道A、B、C所需要QPSK调制频率源FLA、FLB、FLC和上下变频本振信号LORA和LOTA、LORB和LOTB、LORC和LOTC。射频通道A、B、C分别完成三个通道信号的上下变频和滤波处理。基带完成接收信号模数转换和数字解调和生成发射扩频基带信号。
其中，通道A、通道B和通道C均包括调制器MOD1、调制器MOD2、90°电桥、合路器、放大器A1、射频滤波器F1、调制器MOD3、射频滤波器F2、放大器A2，低噪声放大器A3、射频滤波器F3、调制器MOD4、中频滤波器F4和放大器A4；
如图2所示，通道A连接关系为：90°电桥的输入端连接频率合成器FLA信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带SRAM型FPGA的输出端BBA,I，调制器MOD2的另一个输入端连接基带SRAM型FPGA的输出端BBA,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTA信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORA信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFA输入端；
以A通道为例，B、C通道与A通道完全相同。发射通道首先对I、Q两路基带信号(BBA,I、BBA,Q)进行QPSK调制(含MOD1、MOD2和90°电桥)并进行合路，随后进行放大(A1)、滤波(F1)和一次上变频至Ka频段(MOD3)，随后在Ka频段进一步滤波(F2)和放大(A2)处理后输出(为TXA)。接收通道首先对来自于天线的微弱信号RXA进行放大(A3)和滤波(F3)，随后和本振信号LORA进行一次混频至中频信号(MOD4)，对中频信号进一步滤波(F4)和放大(A4)处理后(为IFA)输出到基带信号处理模块。
通道B连接关系为：90°电桥的输入端连接频率合成器FLB信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带SRAM型FPGA的输出端BBB,I，调制器MOD2的另一个输入端连接基带SRAM型FPGA的输出端BBB,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTB信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORB信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFB输入端；
通道C连接关系为：90°电桥的输入端连接频率合成器FLC信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带SRAM型FPGA的输出端BBC,I，调制器MOD2的另一个输入端连接基带SRAM型FPGA的输出端BBC,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTC信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORC信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFC输入端；
如图3所示，基带包括时钟生成电路、模数变换器ADC、SRAM型FPGA、同步RS422接口电路、反熔丝FPGA、FPGA配置PROM、FPGA重构Flash、数字信号处理器DSP、DSP SRAM、DSPPROM和DSP重构Flash；
基带的连接关系为：时钟生成电路的输入端连接频率合成器的80MHz时钟信号输出端，时钟生成电路包括两个输出端，一个输出端连接模数变换器ADC的一个输入端，另一个输出端连接SRAM型FPGA的输入端，模数变换器ADC的输出端连接SRAM型FPGA的输入端，SRAM型FPGA还与同步RS422接口电路以及反熔丝FPGA连接，FPGA配置PROM和FPGA重构Flash分别与反熔丝FPGA相连，数字信号处理器DSP通过EMIF总线与反熔丝FPGA、SRAM型FPGA、DSPSRAM、DSP PROM、DSP重构Flash相连。
信号接收时，中频模拟信号首先被模数转换器ADC采样量化，采样时钟频率为80MHz，然后经过550万门SRAM型FPGA进行解调处理，解调I路数据得到传输数据，解调Q路得到伪距，并将二者通过同步RS422接口送到星载计算机。信号发送时，星载计算机将待转发数据帧送入550万门SRAM型FPGA扩频调制输出。设计中增加了反熔丝FPGA，反熔丝FPGA具有不易受到空间粒子影响的优点，主要完成550万门SRAM型FPGA初始加载配置控制和定时刷新。反熔丝FPGA配合DSP还可以完成550万门SRAM型FPGA和DSP的程序的在轨上注，分别注入FPGA重构Flash和DSP重构Flash。新增的反熔丝FPGA提高了单机工作的可靠性，同时使得单机的功能能够实现在轨更新。
综上所述，以上仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (1)
1.一种三通道Ka频段扩频信号一体化处理设备，其特征在于，包括频率合成器、通道A、通道B、通道C和基带；***设备包括天线组件；
其中，通道A、通道B和通道C均包括调制器MOD1、调制器MOD2、90°电桥、合路器、放大器A1、射频滤波器F1、调制器MOD3、射频滤波器F2、放大器A2，低噪声放大器A3、射频滤波器F3、调制器MOD4、中频滤波器F4和放大器A4；
通道A连接关系为：90°电桥的输入端连接频率合成器FLA信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带550万门SRAM型FPGA的通用IO端口BBA,I，调制器MOD2的另一个输入端连接基带550万门SRAM型FPGA的通用IO端口BBA,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTA信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORA信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFA输入端；
通道B连接关系为：90°电桥的输入端连接频率合成器FLB信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带550万门SRAM 型FPGA的通用IO端口BBB,I，调制器MOD2的另一个输入端连接基带550万门SRAM型FPGA的通用IO端口BBB,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTB信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORB信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFB输入端；
通道C连接关系为：90°电桥的输入端连接频率合成器FLC信号输出端，90°电桥包括两个输出端，两个输出端分别连接调制器MOD1的一个输入端和调制器MOD2的一个输入端，调制器MOD1的另一个输入连接基带550万门SRAM型FPGA的通用IO端口BBC,I，调制器MOD2的另一个输入端连接基带550万门SRAM型FPGA的通用IO端口BBC,Q，调制器MOD1的输出端和MOD2的输出端均连接合路器的输入端，合路器的输出端连接放大器A1的输入端，放大器A1的输出端连接射频滤波器F1的输入端，射频滤波器F1的输出端连接调制器MOD3的输入端，调制器MOD3的另一个输入端连接频率合成器LOTC信号输出端，调制器MOD3的输出端连接射频滤波器F2的输入端，射频滤波器F2的输出端连接放大器A2的输入端，放大器A2输出端连接天线组件，低噪声放大器A3输入端连接天线组件，低噪声放大器A3的输出端连接射频滤波器F3的输入端，射频滤波器F3的输出端接到调制器MOD4的输入端，调制器MOD4的另一个输入端连接频率合成器LORC信号输出端，调制器MOD4的输出端连接中频滤波器F4的输入端，中频滤波器F4的输出端连接放大器A4的输入端，放大器A4的输出端连接基带的模数变换器ADC的IFC输入端；
基带包括时钟生成电路、模数变换器ADC、SRAM型FPGA、同步RS422接口电路、反熔丝FPGA、FPGA配置PROM、FPGA重构Flash、数字信号处理器DSP、DSP SRAM、DSP PROM和DSP重构Flash；
基带的连接关系为：时钟生成电路的输入端连接频率合成器的80MHz时钟信号输出端，时钟生成电路包括两个输出端，一个输出端连接模数变换器ADC的一个输入端，另一个输出端连接SRAM型FPGA的输入端，模数变换器ADC的输出端连接SRAM型FPGA的输入端，SRAM型FPGA还与同步RS422接口电路以及反熔丝FPGA连接，FPGA配置PROM和FPGA重构Flash分别与反熔丝FPGA相连，数字信号处理器DSP通过EMIF总线与反熔丝FPGA、SRAM型FPGA、DSP SRAM、DSP PROM、DSP重构Flash相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201621018544.1U CN206490670U (zh) | 2016-08-30 | 2016-08-30 | 三通道Ka频段扩频信号一体化处理设备 |
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Publications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111157806A (zh) * | 2020-01-17 | 2020-05-15 | 中山香山微波科技有限公司 | 一种测试*** |
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2016
- 2016-08-30 CN CN201621018544.1U patent/CN206490670U/zh active Active
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