CN206331214U - 一种阵列基板及显示装置 - Google Patents
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Abstract
本实用新型提供一种阵列基板及显示装置,该阵列基板包括:包括衬底基板以及设置于所述衬底基板上的多条栅极线,每一条所述栅极线包括第一部分线和第二部分线,所述第一部分线与对应的第二部分线交叉并连接,所述第一部分线用于连接薄膜晶体管,所述第二部分线用于连接栅极驱动器。本实用新型中,栅极线不再是一条水平线,形式更加灵活,从而可将栅极驱动器设置于与源极驱动器相同或者相对的一侧,即阵列基板的左右两侧可以不设置栅极驱动器,从而可使得包含该阵列基板的显示装置的边框变小,有利于实现窄边框。
Description
技术领域
本实用新型涉及显示技术领域,尤其涉及一种阵列基板及显示装置。
背景技术
现有的液晶显示装置中,通常在阵列基板的一侧设置源极驱动器(Source IC),即DP侧,在与之垂直的一侧或两侧设置栅极驱动器(Gate IC或GOA),即GP侧或GPO侧。上述设计导致现有的液晶显示装置的左右两侧或一侧包括栅极驱动器,使得液晶显示装置的边框较粗,不利于实现窄边框。
实用新型内容
有鉴于此,本实用新型提供一种阵列基板及显示装置,以解决现有的液晶显示装置不利于实现窄边框的问题。
为解决上述技术问题,本实用新型提供一种阵列基板,包括衬底基板以及设置于所述衬底基板上的多条栅极线,每一条所述栅极线包括第一部分线和第二部分线,所述第一部分线与对应的第二部分线交叉并连接,所述第一部分线用于连接薄膜晶体管,所述第二部分线用于连接栅极驱动器。
优选地,所述阵列基板还包括:设置于所述衬底基板上的多条数据线,所述第一部分线和所述数据线交叉绝缘设置。
优选地,所述第二部分线与所述数据线在所述衬底基板上的正投影不重叠。
优选地,所述第二部分线与所述数据线平行设置。
优选地,多条所述第二部分线中,中间区域的所述第二部分线连接至远离所述栅极驱动器一侧的所述第一部分线,由中间区域向两侧的方向,所述第二部分线的长度依次递减。
优选地,将设置所述第二部分线的区域划分为左侧区域和右侧区域,其中,第偶数行第一部分线对应的第二部分线均位于左侧区域,第奇数行第一部分线的对应的第二部分线均位于右侧区域。
优选地,所述衬底基板包括靠近所述衬底基板的第一侧边的第一区域,所述第一区域为非显示区域,用于设置所述栅极驱动器。
优选地,所述衬底基板的至少两个角是锐角或钝角。
优选地,所述第二部分线与所述数据线同层同材料设置。
本实用新型还提供一种显示装置,包括上述阵列基板。
本实用新型的上述技术方案的有益效果如下:
每一栅极线包括与交叉并连接的第一部分线和第二部分线,第一部分线用于与薄膜晶体管连接,第二部分线用于与栅极驱动器连接,第二部分线可从栅极驱动器接收栅极扫描信号,并将栅极扫描信号传输至第一部分线,并从第一部分线传输给对应的薄膜晶体管的栅电极,从而实现正常的栅极线的功能。另外,栅极线不再是一条平行线,形式更加灵活,从而可将栅极驱动器设置于与源极驱动器相同的一侧或者相对的一侧,即阵列基板的左右两侧可以不设置栅极驱动器,从而可使得包含该阵列基板的显示装置的边框变小,有利于实现窄边框。
附图说明
图1为本实用新型实施例一的阵列基板的结构示意图;
图2为本实用新型实施例一的阵列基板破损一角的示意图;
图3为本实用新型实施例二的阵列基板的结构示意图;
图4为本实用新型一实施例的栅极线和数据线的结构示意图;
图5为本实用新型一实施例的GOA电路的结构示意图;
图6为图5中的GOA电路的级联关系结构示意图。
具体实施方式
下面将结合附图和实施例,对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型,但不用来限制本实用新型的范围。
为解决现有的液晶显示装置不利于实现窄边框的问题,本实用新型实施例提供一种阵列基板,包括衬底基板以及设置于所述衬底基板上的多条栅极线,每一条所述栅极线包括第一部分线和第二部分线,所述第一部分线与对应的第二部分线交叉并连接,所述第一部分线用于连接薄膜晶体管,所述第二部分线用于连接栅极驱动器。
本实用新型实施例中,每一栅极线包括与交叉并连接的第一部分线和第二部分线,第一部分线用于与薄膜晶体管连接,第二部分线用于与栅极驱动器连接,第二部分线可从栅极驱动器接收栅极扫描信号,并将栅极扫描信号传输至第一部分线,并从第一部分线传输给对应的薄膜晶体管的栅电极,从而实现正常的栅极线的功能。
另外,栅极线不再是一条平行线,形式更加灵活,从而可将栅极驱动器设置于与源极驱动器相同的一侧或者相对的一侧,即阵列基板的左右两侧可以不设置栅极驱动器,从而可使得包含该阵列基板的显示装置的边框变小,有利于实现窄边框。
本实用新型实施例中的阵列基板还可以包括:设置于所述衬底基板上的多条数据线。
优选地,所述第一部分线和所述数据线交叉绝缘设置。
在本实用新型的一些实施例中,所述第二部分线与所述数据线在所述衬底基板上的正投影不重叠。例如,所述第二部分线与所述数据线平行设置或大致平行设置。此时,所述第二部分线可以与所述数据线位于同一层,当然,也可以位于不同层。
在本实用新型的另一些实施例中,所述第二部分线与所述数据线在所述衬底基板上的正投影也可以重叠,当然,此时,所述第二部分线与所述数据线位于不同层。
在本实用新型的一优选实施例中,所述数据线和所述第二部分线平行,且延伸方向为纵向,所述第一部分线与所述数据线垂直绝缘交叉设置,所述第一部分线的延伸方向为横向。
当然,在本实用新型的其他一些实施例中,数据线、第一部分线和第二部分线也可以为其他延伸方向。
在本实用新型实施例的一些实施例中,所述衬底基板可以包括靠近所述衬底基板的第一侧边的第一区域,所述第一区域为非显示区域,用于设置所述栅极驱动器。
优选地,源极驱动器也可以设置于所述第一区域中,或者,设置于靠近所述衬底基板的第二侧边的第二区域中,所述第二侧边为与所述第一侧边相对的侧边,即将栅极驱动器设置于与源极驱动器相同的一侧或者相对的一侧,阵列基板的左右两侧可以不设置栅极驱动器,从而可使得包含该阵列基板的显示装置的边框变小,有利于实现窄边框。
通常情况下,用于设置栅极驱动器的第一区域通常为衬底基板的上侧或下侧。
请参考图1,图1为本实用新型实施例一的阵列基板的结构示意图,本实用新型实施例的阵列基板包括衬底基板101以及设置于所述衬底基板101上的多条栅极线102和多条数据线(图未示出),每一所述栅极线102包括交叉且连接的第一部分线1021和第二部分线1022,所述第一部分线1021与所述数据线垂直交叉绝缘设置,所述第二部分线1022与所述数据线平行设置,所述第一部分线1021用于与薄膜晶体管连接,所述第二部分线1022用于连接栅极驱动器(即图1中的GOA1-GOA28)。
本实用新型实施例中,数据线的延伸方向为纵向,所述第一部分线1021的延伸方向为横向,与数据线交叉设置,所述第二部分线1022的延伸方向为纵向,与数据线平行设置。
从图1中可以看出,本实用新型实施例中,在衬底基板101的纵向的一侧(上侧或下侧)设置源极驱动器,同时,将栅极驱动器设置于衬底基板101的用于设置所述源极驱动器的一侧(本实施例中为下侧)。
当然,在其他实施例中,也可以将栅极驱动器设置于衬底基板101的用于设置所述源极驱动器的一侧相对的一侧(即上侧)。
即,可在衬底基板的纵向方向上的某一侧(上侧或下侧)设置栅极驱动器,从而不需要将栅极驱动器设置于衬底基板的横向方向上的一侧或两侧(即左侧或右侧),可使得包含本实用新型实施例的阵列基板的显示装置的边框变小,有利于实现窄边框。
本实用新型实施例中,所述衬底基板101上的多条栅极线102的第二部分线1022的长度均不相同。
当然,在本实用新型的其他一些实施例中,也可以将多条第二部分线1022的长度设计为相同,使得每一栅极线102的总长相同,电阻也相同,从而使得每一条栅极线102的信号传输时间也相同。
本实用新型实施例中,多条第二部分线1022中,中间区域的第二部分线连接至远离栅极驱动器一侧的第一部分线1021,由中间区域向两侧的方向,第二部分线1022的长度依次递减。
本实用新型实施例中,将设置所述第二部分线1022的区域划分为左侧区域和右侧区域,其中,第偶数行第一部分线1021对应的第二部分线1022均位于左侧区域,第奇数行第一部分线1021的对应的第二部分线1022均位于右侧区域。且,所述左侧区域中,从左侧向右侧延伸的方向上,所述第二部分线1022对应的栅极线的编号依次变小,所述左右侧区域中,从右侧向左侧延伸的方向上,所述第二部分线1022对应的栅极线的编号依次变小。即,第一条栅极线的第二部分线1022位于中间区域,向左侧依次是第2、4、6、……28条栅极线的第二部分线1022,向右侧依次是第3、5、7……27条栅极线的第二部分线1022。从图1中可以看出,整个第二部分线1022的分布呈三角形。
当然,在本实用新型的其他一些实施例中,所述第二部分线1022也可以为其他设置方式。
上述实施例中的栅极线的设计方式,使得当阵列基板的上侧某一角破损(请参考图2)或上侧两个角均破损时,即使位于阵列基板上侧区域的某些第一部分线部分破损,也不会影响到整个显示装置的显示。
另外,还可以将阵列基板的上侧一个或两个角切去或磨圆,以形成不规则的阵列基板。
请参考图3,图3为本实用新型实施例二的栅极线的结构示意图,本实用新型实施例与图1所示的实施例的区别在于:本实用新型实施例中的衬底基板101为非矩形的衬底基板。所述衬底基板101上侧的两个角是锐角或钝角。
所述衬底基板101包括靠近所述衬底基板101的第一侧边的第一区域1011,所述第一侧边与所述第一部分线1021的延伸方向平行,所述第一区域1011为非显示区域,用于设置所述栅极驱动器。
所述衬底基板101还包括靠近所述衬底基板102的第二侧边的第二区域1012,所述第二侧边与所述第一侧边相对,所述第二区域1012为梯形区域。
位于所述第二区域1012的所述第一部分线1021的长度小于位于所述衬底基板101的其他区域的所述第一部分线1021的长度。
所述第二区域1012中,在远离所述第一区域1011的方向上,所述第一部分线1021的长度逐渐减小。
本实用新型实施例中的阵列基板并非传统意义上的矩形,从而使得液晶显示装置的形状更加灵活化。
上述实施例实施例中,优选地,请参考图4,栅极线的第二部分线1022与数据线103同层同材料设置,所述第二部分线1022可与所述数据线103通过依次构图工艺形成,从而节省制作工艺。另外,第二部分线1022通过过孔1023与对应的第一部分线1021连接,从而将栅极驱动器的信号传输至第一部分线1021。
请参考图5,图5为本实用新型一实施例的GOA电路的结构示意图,该栅极驱动器包括薄膜晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11和电容C1,其中,M1的作用是PU预充电,M2的作用是PU复位,M3的作用是PU自举及GOA输出,M4的作用是Blanking Area内GOA放电,M5的作用是PD充电,M6的作用是PD放电,M8的作用是PD_CN放电,M9的作用是PD_CN充电,M10的作用是非选择状态PU降噪,M11的作用是非选择状态OUTPUT降噪,C1的作用是稳定PU电位,辅助降噪。
请参考图6,图6为图5中的GOA电路的级联关系结构示意图。
上述GOA电路的工作原理如下:
阶段一:充电阶段
OUTPUT(n-2)输入至INPUT(n),打开M1,PU被充电至VGH。同时打开M6和M8,PD_CN被拉低至0V左右,PD被拉低至-8V左右。
阶段二:输出阶段
输出阶段开始之前,PU已被拉升至VGH,此时由于CLK由VGL变为VGH,在电容C1的作用下,PU点自举至高于VGH的电位,使三个M3更为充分地打开,将CLK信号输出至OUTPUT。INPUT(n+2)接收到OUTPUT(n)信号,(n+2)单元进入充电阶段。此时M6&M8打开也更充分,PD_CN被进一步拉低至-4V左右,PD保持-8V。
阶段三:放电阶段
CLK变为低电平后,输出阶段结束,但此时PU仍为VGH,M3依旧打开,OUTPUT电位被拉低至VGL。此时M6&M8依然打开,PD_CN回复至0V左右,PD保持-8V。
阶段四:复位阶段
OUTPUT(n+2)输入至RESET(n),M2开启,PU电位降低至VGL。此时M6&M8关断,VDD通过M9&M5将PD电位拉升至VGH,打开M10和M11,PU和OUTPUT放电。
阶段五:保持阶段
非选择状态时,PU保持低电位,M6&M8持续关断,PD保持高电位,M10和M11打开,持续为PU和OUTPUT放电。
本实用新型实施例还提供一种显示装置,包括上述阵列基板。
在本实用新型的一些实施例中,所述显示装置还包括:栅极驱动器,设置于所述衬底基板的靠近所述衬底基板的第一侧边的第一区域。
以上所述是本实用新型的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本实用新型所述原理的前提下,还可以作出若干改进和润饰,这些改进和润饰也应视为本实用新型的保护范围。
Claims (9)
1.一种阵列基板,其特征在于,包括衬底基板以及设置于所述衬底基板上的多条栅极线,每一条所述栅极线包括第一部分线和第二部分线,所述第一部分线与对应的第二部分线交叉并连接,所述第一部分线用于连接薄膜晶体管,所述第二部分线用于连接栅极驱动器;
所述阵列基板还包括:设置于所述衬底基板上的多条数据线,所述第一部分线和所述数据线交叉绝缘设置。
2.根据权利要求1所述的阵列基板,其特征在于,所述第二部分线与所述数据线在所述衬底基板上的正投影不重叠。
3.根据权利要求2所述的阵列基板,其特征在于,所述第二部分线与所述数据线平行设置。
4.根据权利要求1所述的阵列基板,其特征在于,多条所述第二部分线中,中间区域的所述第二部分线连接至远离所述栅极驱动器一侧的所述第一部分线,由中间区域向两侧的方向,所述第二部分线的长度依次递减。
5.根据权利要求4所述的阵列基板,其特征在于,将设置所述第二部分线的区域划分为左侧区域和右侧区域,其中,第偶数行第一部分线对应的第二部分线均位于左侧区域,第奇数行第一部分线的对应的第二部分线均位于右侧区域。
6.根据权利要求1所述的阵列基板,其特征在于,所述衬底基板包括靠近所述衬底基板的第一侧边的第一区域,所述第一区域为非显示区域,用于设置所述栅极驱动器。
7.根据权利要求1所述的阵列基板,其特征在于,所述衬底基板的至少两个角是锐角或钝角。
8.根据权利要求2或3所述的阵列基板,其特征在于,所述第二部分线与所述数据线同层同材料设置。
9.一种显示装置,其特征在于,包括如权利要求1-8任一项所述的阵列基板。
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