CN206193580U

CN206193580U - 一种ldo电路

Info

Publication number: CN206193580U
Application number: CN201621238380.3U
Authority: CN
Inventors: 段志奎; 王兴波; 谭海曙; 朱珍; 于昕梅; 樊耘; 杨发权; 肖永豪; 周月霞
Original assignee: Foshan University
Current assignee: Foshan University
Priority date: 2016-11-18
Filing date: 2016-11-18
Publication date: 2017-05-24
Anticipated expiration: 2026-11-18

Abstract

一种LDO电路，其特征在于包括参考时钟、缓冲整形单元、鉴频器（FD）、数字控制器（DPC）、功率管阵列、滤波器（LPF）和压控振荡器（VCO），功率管阵列包括并接而成的数个功率管，功率管阵列的输出与滤波器（LPF）相连，滤波器（LPF）与压控振荡器（VCO）相连，压控振荡器（VCO）与鉴频器（FD）其中一输入端相连，参考时钟与缓冲整形单元相连，缓冲整形单元与鉴频器（FD）另一输入端相连，鉴频器（FD）的输出控制与功率管阵列的各个功率管的控制输入相连。本实用新型与已有技术相比，具有即使是低电压，甚至是超低电压下，也能正常工作的优点。

Description

一种LDO电路

技术领域

本实用新型涉及集成电路电源管理领域，尤其涉及一种LDO电路。

背景技术

随着集成电路的快速发展，LDO作为重要的电源管理模块广泛应用于SoC芯片设计中。典型LDO结构如图1所示，包含参考电压（通常由带隙基准电路实现）、误差放大器、功率管和反馈电阻。典型LDO正常工作是建立在误差放大器和带隙基准电路等模拟电路的晶体管工作在饱和区为基础。然而随着CMOS工艺尺寸的不断缩减，低功耗设计难度不断加大，芯片供电电压不断降低（甚至是近阈值供电），在低电压，甚至是超低电压下，已难以保证误差放大器等模拟电路正常工作。

实用新型内容

本实用新型的发明目的在于提供一种即使是低电压，甚至是超低电压下，也能正常工作的LDO电路。

本实用新型是这样实现的，包括参考时钟、缓冲整形单元、鉴频器（FD）、数字控制器（DPC）、功率管阵列、滤波器（LPF）和压控振荡器（VCO），功率管阵列包括并接而成的数个功率管，功率管阵列的输出与滤波器（LPF）相连，滤波器（LPF）与压控振荡器（VCO）相连，压控振荡器（VCO）与鉴频器（FD）其中一输入端相连，参考时钟与缓冲整形单元相连，缓冲整形单元与鉴频器（FD）另一输入端相连，鉴频器（FD）的输出控制与功率管阵列的各个功率管的控制输入相连。

本专利所提出的低电压数控LDO电路的工作原理如下：

功率管阵列的输出电压（即LDO的输出电压）经过LPF滤波之后，控制VCO的输出频率，VCO的输出频率与参考时钟在FD中进行比较。FD输出结果为三种情况：LDO输出电压V_out> 预期电压V_desire(高)；V_out = V_desire（保持）；V_out < V_desire（低）；数字控制器DPC根据FD输出结果改变功率管阵列中工作的功率管数量，进而调节LDO输出电压Vout和负载能力。

当V_out > V_desire时，压控振荡器VCO 输出时钟频率高于参考时钟，因此鉴频器FD输出高（H）信号至数字控制器DPC，DPC减少功率管阵列中工作的功率管数量，进而降低LDO输出电压。

当V_out < V_desire时，压控振荡器VCO 输出时钟频率低于参考时钟，因此鉴频器FD输出低（L）信号至数字控制器DPC，DPC增加功率管阵列中工作的功率管数量，进而升高LDO输出电压。

当V_out = V_desire时，压控振荡器VCO 输出时钟频率等于参考时钟，因此鉴频器FD输出保持信号至数字控制器DPC，DPC维持功率管阵列中工作的功率管数量，进而维持LDO输出电压不变。

本实用新型与已有技术相比，由于采用即使是低电压，甚至是超低电压下，均能输出能评价电压大小的频率电流波并通过鉴频器（FD）与可设置频率大小的参考时钟进行比较，并依据两者比较的差值大小输出控制信号控制功率管阵列中相应的功率管工作，从而实现闭环控制低电压，甚至是超低电压的功率的输出，因此，本实用新型具有即使是低电压，甚至是超低电压下，也能正常工作的优点。

附图说明

图1为已有技术的电路图；

图2为本实用新型的电路图；

图3为压控振荡器的电路图；

图4为功率管阵列的电路图。

具体实施方式：

现结合附图和实施例对本实用新型做进一步详细描述：

如图2所示，本实用新型包括参考时钟、缓冲整形单元、鉴频器（FD）、数字控制器（DPC）、功率管阵列、滤波器（LPF）和压控振荡器（VCO），功率管阵列包括数个并接而成的功率管，功率管阵列的输出与滤波器（LPF）相连，滤波器（LPF）与压控振荡器（VCO）相连，压控振荡器（VCO）与鉴频器（FD）其中一输入端相连，参考时钟与缓冲整形单元相连，缓冲整形单元与鉴频器（FD）另一输入端相连，鉴频器（FD）的各个输出控制与相应的功率管阵列的各个功率管的控制输入相连。

参考时钟（CLK）经过缓冲整形单元后进入鉴频器（FD）的另一输入端in1，鉴频器（FD）的输出：高、低、保持等三信号作为数字控制器（DPC）的输入，数字控制器（DPC）的输出控制功率管阵列中开启的功率管数量，功率管阵列的漏端作为LDO的输出端V_out，LDO输出端Vout连接滤波器（LPF）（低通滤波器）输入端，滤波器（LPF）输出端连接压控振荡器（VCO）的输入端，VCO的输出端连接鉴频器（FD）的其中一输入端in2。

鉴频器（FD）实现对参考时钟和VCO输出时钟的频率进行对比；数字控制器（DPC）根据鉴频器（FD）的输出结果，对功率管阵列进行控制；功率管阵列包含多种尺寸比例的功率管（即形成输出不同功率的功率管），可根据数字控制器（DPC）的输出逐级改变功率管工作的数量，进而调节LDO输出电压；LDO输出电压经过滤波器（LPF）后，控制VCO输出时钟信号。通过仔细设计VCO的“电压-频率”增益，当VCO输出频率与参考时钟频率一致时，VCO的控制电压保持稳定，即整个LDO电路的输出电压V_out=V_desire保持稳定。

压控振荡器（VCO）电路如图3所示。VCO由奇数个（以5个为例）反相延迟单元和一个传输门构成。其中传输门由nMOS晶体管M4和pMOS晶体管M5构成，反相延迟单元inv1的输出端连接反相延迟单元inv2的输入端，反相延迟单元inv2的输出端连接反相延迟单元inv3的输入端，反相延迟单元inv3的输出端连接M4和M5的漏端，晶体管M4的栅端连接使能控制端Enable和反相器inv6的输入端，反相器inv6的输出端连接M5的栅端，M4和M5的源端连接反相延迟单元inv4的输入端，反相延迟单元inv4的输出端连接反相延迟单元inv5的输入端，反相延迟单元inv5的输出端连接反相延迟单元inv1的输入端，反相延迟单元inv1-inv5的Vc端构成整个VCO的控制端。其中反相延迟单元inv1-inv5的结构相同，均由三个晶体管构成即1个pMOS晶体管M1和2个nMOS晶体管M2和M3，M1的源端和衬底连接电源VDD，M1的栅端连接M2的栅端作为反相延迟单元的输入端，M1的漏端连接M2的漏端作为反相延迟单元的输出端，M2的衬底和M3的衬底相连作为反相延迟单元的控制端Vc，晶体管M2的源端与M3的漏端相连，M3的栅端连接电源VDD，M3的源端连接地。反相器inv6是普通结构，用以实现M4和M5同时开启或关闭。

本专利LDO中功率管阵列结构示意图如图4所示。功率管阵列由pMOS晶体管构成，每个功率管的漏端连接成整个LDO的输出端V_out，每个功率管源端和衬底连接电源，每个功率管的栅端分别连接数字控制器（DPC）的控制总线Control BUS进行分别控制。最小的pMOS晶体管宽长比为，该尺寸可根据LDO的工作需求进行灵活设计，以该宽长比为基础进行比例放大2k、3k…，直到nk。其中n和k可根据LDO的负载能力和输出纹波要求来仔细设计。通过合理设计n和k的取值，可以实现LDO输出电压的粗调节和细调节。当LDO输出电压V_out偏离稳态值V_desire较大时，通过宽长比较大的功率管来进行快速调节，当输出电压V_out接近稳态值V_desire时，通过宽长比较小的功率管进行微调节。

由于本专利所提的LDO未采用带隙基准和运算放大器等模拟电路，采用全数字电路实现，可以极大的降低供电电压，使得通过数控环路实现超低压供电成为可能，能够满足超低功耗芯片的供电需求。

Claims

1.一种LDO电路，其特征在于包括参考时钟、缓冲整形单元、鉴频器（FD）、数字控制器（DPC）、功率管阵列、滤波器（LPF）和压控振荡器（VCO），功率管阵列包括并接而成的数个功率管，功率管阵列的输出与滤波器（LPF）相连，滤波器（LPF）与压控振荡器（VCO）相连，压控振荡器（VCO）与鉴频器（FD）其中一输入端相连，参考时钟与缓冲整形单元相连，缓冲整形单元与鉴频器（FD）另一输入端相连，鉴频器（FD）的输出控制与功率管阵列的各个功率管的控制输入相连。

2.根据权利要求1所述的LDO电路，其特征在于压控振荡器（VCO）由奇数个反相延迟单元、反相器inv6和一个传输门构成，其中传输门由nMOS晶体管M4和pMOS晶体管M5构成。

3.根据权利要求2所述的LDO电路，其特征在于反相延迟单元由三个晶体管构成，即1个pMOS晶体管M1和2个nMOS晶体管M2和M3，M1的源端和衬底连接电源VDD，M1的栅端连接M2的栅端作为反相延迟单元的输入端，M1的漏端连接M2的漏端作为反相延迟单元的输出端，M2的衬底和M3的衬底相连作为反相延迟单元的控制端Vc，晶体管M2的源端与M3的漏端相连，M3的栅端连接电源VDD，M3的源端连接地。

4.根据权利要求3所述的LDO电路，其特征在于反相延迟单元有5个，反相延迟单元inv1的输出端连接反相延迟单元inv2的输入端，反相延迟单元inv2的输出端连接反相延迟单元inv3的输入端，反相延迟单元inv3的输出端连接M4和M5的漏端，晶体管M4的栅端连接使能控制端Enable和反相器inv6的输入端，反相器inv6的输出端连接M5的栅端，M4和M5的源端连接反相延迟单元inv4的输入端，反相延迟单元inv4的输出端连接反相延迟单元inv5的输入端，反相延迟单元inv5的输出端连接反相延迟单元inv1的输入端，反相延迟单元inv1-inv5的Vc端构成整个VCO的控制端。

5. 根据权利要求1或2或3或4所述的LDO电路，其特征在于功率管阵列由数个pMOS晶体管构成，每个功率管的漏端连接成整个LDO的输出端V_out，每个功率管源端和衬底连接电源，每个功率管的栅端分别连接数字控制器（DPC）的控制总线Control BUS进行分别控制。

6. 根据权利要求5所述的LDO电路，其特征在于最小的pMOS晶体管宽长比为，以该宽长比为基础进行比例放大2k、3k…，直到nk，从而获得不同输出功率的数个pMOS晶体管。