CN206149239U - 芯片可测性端口电路 - Google Patents

Abstract

芯片可测性端口电路，包括：正常输出电路和测试输出电所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电所述测试输出电路包括第一传输门、第二传输门和阶梯开关，第一、第二传输门的P管控制端的P管控制端与第一测试选择信号端相连，第一、第二传输门的N管控制端与第二测试选择信号端相连，测试信号传输至第一传输门的输入端，第一传输门的输出端与第二传输门的输入端相连，第二传输门的输出端与芯片的数据输出端相连；阶梯开关的源极与第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。本实用新型可以对芯片进行快速、方便、可靠的测试。

Description

芯片可测性端口电路

技术领域

本实用新型属于电子电路技术领域，尤其涉及一种芯片可测性输出端口电路。

背景技术

随着集成电路技术的发展，芯片的设计越来越复杂，为了使测试成本保持在合理的限度内，在芯片设计时可采用可测性设计技术，如何能够快速方便的得到芯片各项测试向量是业内急需解决的问题之一。

实用新型内容

本实用新型的目的在于提供一种可以快速可靠地对芯片进行测试及输出测试量的可测性端口电路。

为了实现上述目的，本实用新型采取如下的技术解决方案：

芯片可测性端口电路，包括：正常输出电路和测试输出电路；所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电路，其中，所述高电平采集电路包括两输入的与非门、第一反向器及第二反向器，所述与非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第一反向器相连，第一反向器的输出端与第二反向器的输入端相连；所述低电平采集电路包括两输入的或非门、第三反向器及第四反向器，所述或非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第三反向器相连，第三反向器的输出端与第四反向器的输入端相连；所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电路，所述上拉保护电路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源极和栅极连接电源，漏极与第二PMOS管的源极相连；所述第二PMOS管的栅极与芯片的数据输出端相连，漏极与第一NMOS管的源极相连；所述第一NMOS管的栅极和电源相连，漏极接地；所述上拉电路包括第四PMOS管和第五PMOS管，所述第四PMOS管的栅极与第二反向器的输出端相连，源极与电源相连，漏极与第五PMOS管的源极相连；所述第五PMOS管的栅极与第二PMOS管的漏极相连，漏极与芯片的数据输出端相连；所述下拉保护电路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极与电源相连，栅极接地，漏极与第二NMOS管的源极相连；所述第二NMOS管的栅极与芯片的数据输出端相连，漏极与第三NMOS管的源极相连；所述第三NMOS管的栅极和漏极接地；所述下拉电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源极与第五PMOS管的漏极相连，栅极与第三PMOS管的漏极相连，漏极与第五NMOS管的源极相连，第四NMOS管的漏极与芯片的数据输出端相连；所述第五NMOS管的栅极与第四反向器的输出端相连，漏极接地；所述测试输出电路包括第一传输门、第二传输门和阶梯开关，所述第一传输门的P管控制端、第二传输门的P管控制端与第一测试选择信号端相连，所述第一传输门的N管控制端、第二传输门的N管控制端与第二测试选择信号端相连，测试数据信号TEST_DATA传输至第一传输门的输入端，所述第一传输门的输出端与第二传输门的输入端相连，所述第二传输门的输出端与芯片的数据输出端相连；所述阶梯开关的源极与所述第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。

更具体的，所述数据输出端上连接有上拉ESD保护电路和下拉ESD保护电路，其中，所述上拉ESD保护电路包括第六PMOS管、第七PMOS管、第八PMOS管和第七NMOS管，所述第八PMOS管的漏极与芯片的数据输出端相连，源极与第七PMOS管的漏极相连，栅极与电源相连；所述第七PMOS管的栅极和源极与电源相连；所述第六PMOS管的源极与电源相连，栅极接地，漏极与芯片的数据输出端相连，所述第七NMOS管的漏极与芯片的数据输出端相连，源极和栅极与电源相连；所述下拉ESD保护包括第八NMOS管和第九NMOS管，所述第八NMOS管的栅极经第五电阻与电源相连，源极与第九NMOS管的漏极相连，漏极与芯片的数据输出端相连；所述第九NMOS管的栅极经第六电阻后接地，源极接地。

更具体的，所述第二NMOS管的栅极经串联的第二电阻和第一电阻与芯片的数据输出端相连，并通过第六NMOS管形成的电容接地。

更具体的，所述第二传输门的输出端经串联的第四电阻和第三电阻与芯片的数据输出端相连。

更具体的，芯片的数据信号经过一级缓冲器后，输入至高电平采集电路和低电平采集电路中。

由以上技术方案可知，本实用新型的输出端口电路具有正常输出电路和测试输出电路，通过测试模式控制信号控制正常输出电路或测试输出电路，在不增加芯片的端口数目以及面积的基础上实现芯片可测性设计，使芯片具有快速、方便、可靠的测试功能，降低了芯片的测试成本，提高了芯片的可靠性和稳定性。

附图说明

为了更清楚地说明本实用新型实施例，下面将对实施例或现有技术描述中所需要使用的附图做简单介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例的电路框图；

图2为本实用新型工作流程图。

以下结合附图对本实用新型的具体实施方式作进一步详细地说明。

具体实施方式

如图1所示，本实用新型的芯片可测性端口电路包括正常输出电路Ⅰ和测试输出电路Ⅱ，正常输出电路Ⅰ在芯片没有进入测试模式的情况下输出芯片正常工作时的功能数据信号，当芯片进入测试模式后，由测试输出电路Ⅱ输出对应的测试向量数据，将测试数据信号输出到测试机上完成对芯片的测试。正常输出电路Ⅰ和测试输出电路Ⅱ的切换由测试模式控制信号控制。

正常输出电路Ⅰ包括高电平采集电路、低电平采集电路及信号输出电路，芯片的数据信号经过一级缓冲器B1后，输入至高电平采集电路和低电平采集电路中。高电平采集电路包括与非门A1、第一反向器I2及第二反向器I3，本实施例的与非门A1为一个两输入的与非门，与非门A1的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，与非门A1的输出端与第一反向器I2相连，第一反向器I2的输出端与第二反向器I3的输入端相连。低电平采集电路包括或非门A2、第三反向器I4及第四反向器I5，或非门A2为两输入或非门，或非门A2的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，或非门A2的输出端与第三反向器I4相连，第三反向器I4的输出端与第四反向器I5的输入端相连。

信号输出电路由上拉电路、上拉保护电路、下拉电路和下拉保护电路组成，高电平采集电路将数据信号输出到上拉电路中，低电平采集电路将数据信号输入到下拉电路中。上拉保护电路包括第一PMOS管P1、第二PMOS管P2和第一NMOS管N1，第一PMOS管P1的源极和栅极连接电源VDD，漏极与第二PMOS管P2的源极相连。第二PMOS管P2的栅极与芯片的数据输出端OUT相连，形成一个反馈，第二PMOS管P2的漏极与第一NMOS管N1的源极相连，第二PMOS管P2的漏极同时与上拉电路相连。第一NMOS管N1的栅极和电源VDD相连，第一NMOS管N1的漏极接地。上拉电路包括第四PMOS管P4和第五PMOS管P5，第四PMOS管的栅极与第二反向器I3的输出端相连，源极与电源VDD相连，漏极与第五PMOS管P5的源极相连。第五PMOS管P5的栅极与第二PMOS管P2的漏极相连，第五PMOS管P5的漏极与芯片的数据输出端OUT相连。上拉电路输出强“1”的数字信号。

下拉保护电路包括第三PMOS管P3、第二NMOS管N2和第三NMOS管N3。第三PMOS管P3的源极与电源VDD相连，栅极接地，漏极与第二NMOS管N2的源极相连。第二NMOS管N2的栅极与芯片的数据输出端OUT相连，形成一个反馈，漏极与第三NMOS管N3的源极相连。第三NMOS管N3的栅极和漏极接地。下拉电路包括第四NMOS管N4和第五NMOS管N5，第四NMOS管N4的源极与第五PMOS管的漏极相连，栅极与第三PMOS管P3的漏极相连，漏极与第五NMOS管N5的源极相连，第四NMOS管N4的漏极同时还与芯片的数据输出端OUT相连，即与第二NMOS管N2的栅极相连。第五NMOS管N5的栅极与第四反向器I5的输出端相连，漏极接地。下拉电路输出强“0”的数字信号。更具体的，第二NMOS管N2的栅极经串联的第二电阻R2和第一电阻R1与芯片的数据输出端OUT相连，形成一个反馈，并通过第六NMOS管N6形成的电容接地。

更进一步的，数据输出端OUT上还连接有上拉ESD保护电路和下拉ESD保护电路，可以泄放芯片外部静电导致的瞬态电流，保护芯片不会受到静电的干扰。上拉ESD保护电路包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8和第七NMOS管N7。第七PMOS管P7和第八PMOS管P8组成上拉，第八PMOS管P8的漏极与芯片的数据输出端OUT相连，源极与第七PMOS管的漏极相连，栅极与电源VDD相连。第七PMOS管P7的栅极和源极与电源VDD相连。第六PMOS管P6的源极与电源VDD相连，栅极接地，漏极与芯片的数据输出端OUT相连。第七NMOS管N7的漏极与芯片的数据输出端OUT相连，源极和栅极与电源VDD相连。

下拉ESD保护由包括第八NMOS管N8和第九NMOS管N9，第八NMOS管N8的栅极经第五电阻R5与电源VDD相连，源极与第九NMOS管N9的漏极相连，漏极与芯片的数据输出端OUT相连。第九NMOS管N9的栅极经第六电阻R6后接地，源极接地。

测试输出电路Ⅱ由第一传输门A3、第二传输门A4和阶梯开关N10组成。第一传输门A3的P管控制端、第二传输门A4的P管控制端与第一测试选择信号端TEST_N相连，第一传输门A3的N管控制端、第二传输门A4的N管控制端与第二测试选择信号端TEST相连，测试数据信号TEST_DATA传输至第一传输门A3的输入端，第一传输门A3的输出端与第二传输门A4的输入端相连，第一传输门A3的输出端同时还与阶梯开关N10的源极相连。阶梯开关N10的漏极接地，栅极与第一测试选择信号端TEST_N相连。第二传输门A4的输出端与芯片的数据输出端OUT相连。更具体的，第二传输门A4的输出端经串联的第四电阻R4和第三电阻R3与芯片的数据输出端OUT相连。第二测试选择信号端输出的信号TEST用于测试芯片的使能信号控制电路是否转化为测试模式状态，第一测试选择信号端TEST_N输出的信号TEST_N用于测试使能反信号与TEST信号是否相反，同样用于测试电路是否转化为测试模式状态，信号TEST_DATA为测试数据信号，输出测试所需的测试项数据，这三组信号共同组成控制测试状态的测试模式控制信号。

正常输出电路Ⅰ和测试输出电路Ⅱ都与芯片的数据输出端OUT相连。如图2所示，输出端口电路通过测试模式控制信号选择端口输出项。芯片在上电工作后，若检测到测试模式控制信号为低电平，芯片进入正常工作状态，正常输出电路Ⅰ开始工作，若检测到测试模式控制信号为高电平，芯片进入测试状态，测试输出电路Ⅱ开始工作，具体原理如下：

芯片上电工作后读取测试模式控制信号TEST，如果测试模式控制信号为低电平则芯片正常工作，输出功能信号；功能信号包括高电平信号和低电平信号，高电平信号通过高电平采集电路读取高电平信号，并将读取的信号输出到上拉控制管的栅极上，上拉控制管控制上拉保护电路的PMOS管导通，通过两个串联的上拉PMOS管将数据输出端OUT拉高，输出强“1”的高电平信号；低电平信号通过低电平采集电路读取低电平信号，并将读取的信号输出到下拉控制管的栅极上，下拉控制管控制下拉保护电路的NMOS管导通，通过两个串联的下拉NMOS管将数据输出端OUT拉低，输出强“0”的高电平信号，在输出高电平的时候下拉保护电路关闭，输出低电平的时候上拉保护电路关闭。

如果测试模式控制信号为高电平，芯片进入测试模式，正常输出电路Ⅰ关闭，测试输出电路Ⅱ，由两个传输门输出测试量，同时阶梯开关关闭，输出的测试量通过隔离电阻连接到数据输出端OUT，输出到测试机测试芯片。阶梯开关在正常模式下导通接地，可以将倒灌的电流泄放到地，保护测试端口电路不会有倒灌电流影响到芯片内部。

以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管参照上述实施例对本实用新型进行了详细的说明，所属领域的普通技术人员应当理解，依然可以对本实用新型的具体实施方式进行修改或者等同替换，而未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本实用新型的范围之中。

Claims (5)

1.芯片可测性端口电路，其特征在于，包括：正常输出电路和测试输出电路；所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电路，其中，

所述高电平采集电路包括两输入的与非门、第一反向器及第二反向器，所述与非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第一反向器相连，第一反向器的输出端与第二反向器的输入端相连；

所述低电平采集电路包括两输入的或非门、第三反向器及第四反向器，所述或非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第三反向器相连，第三反向器的输出端与第四反向器的输入端相连；

所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电路，所述上拉保护电路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源极和栅极连接电源，漏极与第二PMOS管的源极相连；所述第二PMOS管的栅极与芯片的数据输出端相连，漏极与第一NMOS管的源极相连；所述第一NMOS管的栅极和电源相连，漏极接地；

所述上拉电路包括第四PMOS管和第五PMOS管，所述第四PMOS管的栅极与第二反向器的输出端相连，源极与电源相连，漏极与第五PMOS管的源极相连；所述第五PMOS管的栅极与第二PMOS管的漏极相连，漏极与芯片的数据输出端相连；

所述下拉保护电路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极与电源相连，栅极接地，漏极与第二NMOS管的源极相连；所述第二NMOS管的栅极与芯片的数据输出端相连，漏极与第三NMOS管的源极相连；所述第三NMOS管的栅极和漏极接地；

所述下拉电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源极与第五PMOS管的漏极相连，栅极与第三PMOS管的漏极相连，漏极与第五NMOS管的源极相连，第四NMOS管的漏极与芯片的数据输出端相连；所述第五NMOS管的栅极与第四反向器的输出端相连，漏极接地；

所述测试输出电路包括第一传输门、第二传输门和阶梯开关，所述第一传输门的P管控制端、第二传输门的P管控制端与第一测试选择信号端相连，所述第一传输门的N管控制端、第二传输门的N管控制端与第二测试选择信号端相连，测试数据信号TEST_DATA传输至第一传输门的输入端，所述第一传输门的输出端与第二传输门的输入端相连，所述第二传输门的输出端与芯片的数据输出端相连；所述阶梯开关的源极与所述第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。

2.如权利要求1所述的芯片可测性端口电路，其特征在于：所述数据输出端上连接有上拉ESD保护电路和下拉ESD保护电路，其中，

所述上拉ESD保护电路包括第六PMOS管、第七PMOS管、第八PMOS管和第七NMOS管，所述第八PMOS管的漏极与芯片的数据输出端相连，源极与第七PMOS管的漏极相连，栅极与电源相连；所述第七PMOS管的栅极和源极与电源相连；所述第六PMOS管的源极与电源相连，栅极接地，漏极与芯片的数据输出端相连，所述第七NMOS管的漏极与芯片的数据输出端相连，源极和栅极与电源相连；

所述下拉ESD保护包括第八NMOS管和第九NMOS管，所述第八NMOS管的栅极经第五电阻与电源相连，源极与第九NMOS管的漏极相连，漏极与芯片的数据输出端相连；所述第九NMOS管的栅极经第六电阻后接地，源极接地。

3.如权利要求1所述的芯片可测性端口电路，其特征在于：所述第二NMOS管的栅极经串联的第二电阻和第一电阻与芯片的数据输出端相连，并通过第六NMOS管形成的电容接地。

4.如权利要求1所述的芯片可测性端口电路，其特征在于：所述第二传输门的输出端经串联的第四电阻和第三电阻与芯片的数据输出端相连。

5.如权利要求1所述的芯片可测性端口电路，其特征在于：芯片的数据信号经过一级缓冲器后，输入至高电平采集电路和低电平采集电路中。