CN205883168U - 一种基于fpga的可重构多通道数字下变频*** - Google Patents
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Abstract
本实用新型提供一种基于FPGA的可重构多通道数字下变频***，所述***包括依次相连的IQ信号生成链路、混频链路、降频模块以及半带滤波器组件，所述IQ信号生成链路的输出端包括I信号输出端和Q信号输出端；所述混频链路包括与所述I信号输出端和所述Q信号输出端分别相连的第一乘法器和第二乘法器，所述第一乘法器和所述第二乘法器均与DDS相连，所述混频链路的输出端输出差频信号与和频信号；所述降频模块可重构为积分梳状CIC滤波器或者多项抽取滤波器，所述半带滤波器组件包括级联的第一半带滤波器和第二半带滤波器。本实用新型提供的一种基于FPGA的可重构多通道数字下变频***，能够简化***架构的体积，并且减少***架构所需的资源。
Description
技术领域
本实用新型涉及信号处理技术领域，尤其涉及一种基于FPGA的可重构多通道数字下变频***。
背景技术
在电子***中，传输的电磁信号其调制解调方式、传输协议、工作频段和宽带等存在很大的差异，同时针对传输的电磁信号有意或无意的干扰给信号的接收和抗干扰也带来了巨大的挑战，飞速发展的现代通信***也要求接收机可以处理来自多频段不同调制方式及协议下的信号，因此解决不同***之间信息传递的互通性、兼容性以及最大限度完成多波段、多模式下的信号接收成为研究的热点。
当前，为了实现对多波段、多模式下的信号进行接收，往往采用多通道的***架构。然而多通道的***架构中，每个通道均需要设置独立的信号处理模块，这样就使得多通道的***架构体积比较庞大，并且会造成资源的严重浪费。
实用新型内容
本实用新型的目的在于提供一种基于FPGA的可重构多通道数字下变频***，能够简化***架构的体积，并且减少***架构所需的资源。
为实现上述目的，本实用新型提供了一种基于FPGA的可重构多通道数字下变频***，所述***包括依次相连的IQ信号生成链路、混频链路、降频模块以及半带滤波器组件，其中：所述IQ信号生成链路的输入端输入回波信号，所述IQ信号生成链路的输出端包括I信号输出端和Q信号输出端；所述混频链路包括与所述I信号输出端和所述Q信号输出端分别相连的第一乘法器和第二乘法器，所述第一乘法器和所述第二乘法器均与直接数字频率合成器DDS相连，所述混频链路的输出端输出差频信号与和频信号；所述降频模块可重构为积分梳状CIC滤波器或者多项抽取滤波器，所述半带滤波器组件包括级联的第一半带滤波器和第二半带滤波器。
进一步地，所述积分梳状CIC滤波器包括4级级联、50倍抽取的CIC滤波器。
进一步地，所述多项抽取滤波器包括5倍抽取的多项抽取滤波器。
进一步地，所述IQ信号生成链路包括依次相连的回波信号接收天线、带通滤波器、巴伦、IQ解调器、滤波组件、数字化组件以及下变频组件，其中，所述IQ解调器还与本振信号相连，所述IQ解调器的输出端包括I通道和Q通道，所述I通道和Q通道的信号通过所述滤波组件、数字化组件以及下变频组件分别生成I信号和Q信号。
本实用新型通过IQ信号生成链路，可以生成中频的I信号和Q信号。通过将I信号和Q信号分别通过混频链路进行混频处理，从而可以得到差频信号和和频信号。所述差频信号和和频信号通过可重构的降频模块以及半带滤波器组件，从而可以得到下变频之后的第一下变频信号和第二下变频信号。在本实用新型中可以通过单通道的可重构特性，实现多通道信号的生成，从而简化了***架构的体积，并且减少了***架构所需的资源。
附图说明
图1为本实用新型提供的一种基于FPGA的可重构多通道数字下变频***的框架图；
图2为本实用新型中IQ信号生成链路的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施方式，都应当属于本申请保护的范围。
图1为本实用新型提供的一种基于FPGA的可重构多通道数字下变频***的框架图。如图1所示，所述***可以包括依次相连的IQ信号生成链路、混频链路、降频模块以及半带滤波器组件，其中：
所述IQ信号生成链路的输入端可以输入回波信号，所述IQ信号生成链路的输出端包括I信号输出端和Q信号输出端。具体地，请参阅图2，在本实施方式中，所述IQ信号生成链路包括依次相连的回波信号接收天线11、带通滤波器12、巴伦13、IQ解调器14、滤波组件15、数字化组件16以及下变频组件17，其中，所述巴伦13可以将单端不平衡的回波信号变为差分平衡信号，所述差分平衡信号从而可以输入IQ解调器14。所述IQ解调器14还与本振信号18相连，所述IQ解调器14的输出端包括I通道141和Q通道142，所述I通道141和Q通道142的信号通过所述滤波组件15、数字化组件16以及下变频组件17分别生成I信号和Q信号。在本实施方式中，所述I信号和Q信号的频率均可以为5MHz。
在本实施方式中，所述混频链路包括与所述I信号输出端和所述Q信号输出端分别相连的第一乘法器21和第二乘法器22，所述第一乘法器21和所述第二乘法器22均与直接数字频率合成器DDS相连，所述混频链路的输出端输出差频信号与和频信号。
在本实施方式中，所述DDS可以合成频率为4.95MHz的正弦信号和余弦信号。所述第一乘法器21可以将所述I信号与直接数字频率合成器DDS输出的正弦信号进行混频，从而得到频率为9.95MHz的和频信号。所述第二乘法器22可以将所述Q信号与直接数字频率合成器DDS输出的余弦信号进行混频，从而得到频率为0.05MHz的差频信号。
在本实施方式中，所述和频信号和差频信号可以通过可重构的降频模块和半带滤波器组件，从而得到第一下变频信号和第二下变频信号。具体地，所述降频模块可重构为积分梳状CIC滤波器31或者多项抽取滤波器32，所述半带滤波器组件包括级联的第一半带滤波器41和第二半带滤波器42。
在本实施方式中，考虑到CIC滤波器41本身包含有乘法器，适合高数据率的处理，完成较大倍数的抽取。但单个CIC滤波器的最大旁瓣衰减为-13.46dB，达不到实际使用要求，级联过多会引起阻带衰减增加，因而在本实施方式中可以采用4级级联，50倍抽取的CIC滤波器，接着通过两个半带滤波器输出频率为0.025MHz的第一下变频信号。
在本实施方式中，由于CIC滤波器存在很大的通带衰减，并且第二下变频信号的抽取倍数需求也比较小，因此在生成第二下变频信号时，可以将所述降频模块重构为5倍抽取的多项抽取滤波器，之后经过两个半带滤波器从而可以输出频率为0.25MHz的第二下变频信号。
在本实施方式中，可以选用Xilinx公司的***建模工具System Generator forDSP来对本实用新型的***进行仿真。该工具扩展了MathWorks公司的Matlab/Similink平台，提供了数字信号处理(DSP)建模环境，同时能将数字信号处理***转化为可靠的硬件，实现抽象算法与FPGA之间的转换。
在System generator整体仿真结束后，可以生成硬件协同仿真模块，硬件采用kintex7XC7K325T目标板，内嵌840个DSP48E模块，第一下变频信号对应的通道所需的资源如表1所示，从表1中可以看出，第一下变频信号对应的通道对DSP需求较大，kintex7目标板满足需求。
表1第一下变频信号对应的通道需求资源
| 资源名称 | Slice | LUT | RAM | DSP48E |
| 已用资源 | 709 | 2011 | 2 | 48 |
第二下变频信号对应的通道所需的资源可以如表2所示：
表2第二下变频信号对应的通道需求资源
| 资源名称 | Slice | LUT | RAM | DSP48E |
| 已用资源 | 1720 | 1062 | 2 | 18 |
如表2所示，与第一下变频信号对应的通道相比，第二下变频信号对应的通道的DSP数目减少，Slice个数增多。
在本实施方式中，为减少硬件消耗，选用部分重构的方式。其中DDS和第一乘法器、第二乘法器可以作为静态模块，通道中的降频模块和半带滤波器组件可以作为动态可重构模块来实现虚拟可重构多通道***。整个***实际只有一个通道，但通过重构技术实现多通道。在本实施方式中，可以将各个通道所需要的降频模块和半带滤波器组件做成不同配置文件，通过将不同的配置文件配置到重构区域实现不同的通道功能，从而实现多通道的目标。为满足不同模块的需求，划分动态区域时要包含所有要配置文件的硬件资源，所以资源会较单个通道时多，但比多个通道的资源累加少很多，从而节省了硬件资源。
由上可见，本实用新型通过IQ信号生成链路，可以生成中频的I信号和Q信号。通过将I信号和Q信号分别通过混频链路进行混频处理，从而可以得到差频信号和和频信号。所述差频信号和和频信号通过可重构的降频模块以及半带滤波器组件，从而可以得到下变频之后的第一下变频信号和第二下变频信号。在本实用新型中可以通过单通道的可重构特性，实现多通道信号的生成，从而简化了***架构的体积，并且减少了***架构所需的资源。
上面对本申请的各种实施方式的描述以描述的目的提供给本领域技术人员。其不旨在是穷举的、或者不旨在将本实用新型限制于单个公开的实施方式。如上所述，本申请的各种替代和变化对于上述技术所属领域技术人员而言将是显而易见的。因此，虽然已经具体讨论了一些另选的实施方式，但是其它实施方式将是显而易见的，或者本领域技术人员相对容易得出。本申请旨在包括在此已经讨论过的本实用新型的所有替代、修改、和变化，以及落在上述申请的精神和范围内的其它实施方式。
本说明书中的各个实施方式均采用递进的方式描述，各个实施方式之间相同相似的部分互相参见即可，每个实施方式重点说明的都是与其他实施方式的不同之处。
虽然通过实施方式描绘了本申请，本领域普通技术人员知道，本申请有许多变形和变化而不脱离本申请的精神，希望所附的权利要求包括这些变形和变化而不脱离本申请的精神。
Claims (4)
1.一种基于FPGA的可重构多通道数字下变频***，其特征在于，所述***包括依次相连的IQ信号生成链路、混频链路、降频模块以及半带滤波器组件，其中：
所述IQ信号生成链路的输入端输入回波信号，所述IQ信号生成链路的输出端包括I信号输出端和Q信号输出端；
所述混频链路包括与所述I信号输出端和所述Q信号输出端分别相连的第一乘法器和第二乘法器，所述第一乘法器和所述第二乘法器均与直接数字频率合成器DDS相连，所述混频链路的输出端输出差频信号与和频信号；
所述降频模块可重构为积分梳状CIC滤波器或者多项抽取滤波器，所述半带滤波器组件包括级联的第一半带滤波器和第二半带滤波器。
2.根据权利要求1所述的***，其特征在于，所述积分梳状CIC滤波器包括4级级联、50倍抽取的CIC滤波器。
3.根据权利要求1所述的***，其特征在于，所述多项抽取滤波器包括5倍抽取的多项抽取滤波器。
4.根据权利要求1所述的***，其特征在于，所述IQ信号生成链路包括依次相连的回波信号接收天线、带通滤波器、巴伦、IQ解调器、滤波组件、数字化组件以及下变频组件，其中，所述IQ解调器还与本振信号相连，所述IQ解调器的输出端包括I通道和Q通道，所述I通道和Q通道的信号通过所述滤波组件、数字化组件以及下变频组件分别生成I信号和Q信号。
Priority Applications (1)
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| CN201620787757.4U CN205883168U (zh) | 2016-07-25 | 2016-07-25 | 一种基于fpga的可重构多通道数字下变频*** |
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| CN201620787757.4U CN205883168U (zh) | 2016-07-25 | 2016-07-25 | 一种基于fpga的可重构多通道数字下变频*** |
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ID=57698124
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106100588A (zh) * | 2016-07-25 | 2016-11-09 | 南京铁道职业技术学院 | 一种基于fpga的可重构多通道数字下变频***及方法 |
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2016
- 2016-07-25 CN CN201620787757.4U patent/CN205883168U/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN106100588A (zh) * | 2016-07-25 | 2016-11-09 | 南京铁道职业技术学院 | 一种基于fpga的可重构多通道数字下变频***及方法 |
| CN106100588B (zh) * | 2016-07-25 | 2023-08-25 | 南京铁道职业技术学院 | 一种基于fpga的可重构多通道数字下变频***及方法 |
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