CN205263698U - 适用于电源管理的低静态电流和驱动大负载的ldo电路 - Google Patents
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Abstract
一种适用于电源管理的低静态电流和驱动大负载的LDO电路，第一跨导增益输入级的一个输入端连接基准电压，另一个输入端连接电阻反馈回路，第一跨导增益输入级的输出端分三路，一路连接第二跨导增益级的输入端，一路连接第一有源反馈缓冲回路，第三路连接第二有源反馈缓冲回路，第二跨导增益级的输出端连接功率晶体管回路，第一有源反馈缓冲回路的输出端、第二有源反馈缓冲回路的输出端和功率晶体管回路输出端均连接至电压输出端，功率晶体管回路的电源输入端连接电源，电阻反馈回路的一端连接至电压输出端，另一端接地，电压输出端还分别通过第二电阻与第三电容的串联接地，通过第四电容接地。本实用新型可以实现从两级结构到三级结构的转换，保持环路稳定。
Description
技术领域
本实用新型涉及一种低压差线性稳压器。特别是涉及一种适用于电源管理的低静态电流和驱动大负载的LDO电路。
背景技术
现代便携式电子设备(手机、数字音乐播放器、数码相机、手持医疗仪器和测试仪器等)需要许多的电压调制器来对每个功能模块来供电。低压差线性稳压器(LDO)是非常理想的选择。因为LDO芯片具有以下几个技术特点：精密的电压基准，低静态电流，低压降调整管，高性能低噪音的运放，以及稳定而快速的环路响应。所以基于这些特性，可以根据不同的应用环境设计出具有针对性地LDO芯片。对于驱动数百pf的负载电容情况下，LDO能够保持稳定是很不容易的。无输出电容LDO(OCL-LDO)的研究是非常热门的方向，因为它降低芯片上数百个I/Opad的连线之间的寄生电容对芯片内部的影响。
发明内容
本实用新型所要解决的技术问题是，提供一种在驱动较大或者较宽范围的负载电容或者电阻时候，保持LDO稳定的适用于电源管理的低静态电流和驱动大负载的LDO电路。
本实用新型所采用的技术方案是：一种适用于电源管理的低静态电流和驱动大负载的LDO电路，包括有：分别由第一跨导增益输入级和第二跨导增益级构成的两个增益放大级，功率晶体管回路，第一有源反馈缓冲回路，第二有源反馈缓冲回路，以及电阻反馈回路，其中，所述第一跨导增益输入级的一个输入端连接基准电压Vref，另一个输入端连接电阻反馈回路，第一跨导增益输入级的输出端分三路，第一路连接第二跨导增益级的输入端，第二路连接第一有源反馈缓冲回路，第三路连接第二有源反馈缓冲回路，所述第二跨导增益级的输出端连接功率晶体管回路，所述第一有源反馈缓冲回路的输出端、第二有源反馈缓冲回路的输出端和功率晶体管回路输出端均连接至电压输出端Vout，所述功率晶体管回路的电源输入端连接电源VDD，所述电阻反馈回路的一端连接至电压输出端Vout，另一端接地，电压输出端Vout还分别通过第二电阻Resr与第三电容Cout的串联接地，以及通过第四电容CL接地。
所述的第一跨导增益输入级是由第二PMOS晶体管M1和第四PMOS晶体管M2构成，第二跨导增益级是由第十六NMOS晶体管M15构成，其中，所述第二PMOS晶体管M1和第四PMOS晶体管M2的源极共同依次通过第二PMOS晶体管M01和第一PMOS晶体管M00连接电源VDD，第一PMOS晶体管M00的栅极连接第一偏置电压Vb1，第二PMOS晶体管M01的栅极连接第二偏置电压Vb2，所述第二PMOS晶体管M1的栅极连接电阻反馈回路，第四PMOS晶体管M2的栅极连接基准电压Vref，第二PMOS晶体管M1的漏极构成一路输出，第四PMOS晶体管M2的漏极构成两路输出，所述第二PMOS晶体管M1的漏极和第七NMOS晶体管M5的源极共同连接第八NMOS晶体管M3的漏极，第八NMOS晶体管M3的源极接地，第四PMOS晶体管M2的漏极一路和第二有源反馈缓冲回路中构成跨导增益级gma2的第十一NMOS晶体管M6的源极共同连接第十二NMOS晶体管M4的漏极，另一路通过第二有源反馈缓冲回路中的第二电容Cm2连接到电压输出端Vout，第十二NMOS晶体管M4的源极接地，第七NMOS晶体管M5的栅极和第十一NMOS晶体管M6的栅极共同连接第三偏置电压Vb3，第十二NMOS晶体管M4的栅极和第八NMOS晶体管M3的栅极共同连接第四偏置电压Vb4，第十一NMOS晶体管M6的漏极连接第十六NMOS晶体管M15的栅极，第十一NMOS晶体管M6的漏极还依次通过第十PMOS晶体管M8和第九PMOS晶体管M10连接电源VDD，第十PMOS晶体管M8的栅极接第二偏置电压Vb2，第九PMOS晶体管M10的栅极和第七NMOS晶体管M5的漏极共同依次通过第一有源反馈缓冲回路中的第一电阻Rm和第一电容Cm1连接到电压输出端Vout，第七NMOS晶体管M5的漏极还通过第六PMOS晶体管M7连接第一有源反馈缓冲回路中构成跨导增益级gma1的第五PMOS晶体管M9的漏极，第五PMOS晶体管M9的栅极通过第一有源反馈缓冲回路中的第一电阻Rm和第一电容Cm1连接到电压输出端Vout，第五PMOS晶体管M9的源极连接电源VDD，第六PMOS晶体管M7的栅极连接第二偏置电压Vb2，第十六NMOS晶体管M15的源极接地，第十六NMOS晶体管M15的漏极连接第十五NMOS晶体管M14的源极，第十五NMOS晶体管M14的栅极连接第三偏置电压Vb3，第十五NMOS晶体管M14的漏极连接所述的功率晶体管回路以及依次通过第十四PMOS晶体管M13和第十三PMOS晶体管M11连接电源VDD，第十四PMOS晶体管M13的栅极连接第二偏置电压Vb2，第十三PMOS晶体管M11的栅极连接所述的功率晶体管回路。
所述的功率晶体管回路包括有第十七PMOS晶体管MP和第五电容Cgd，其中，第十七PMOS晶体管MP的栅极和第五电容Cgd的一端共同连接第十三PMOS晶体管M11的栅极和第十五NMOS晶体管M14的漏极，第十七PMOS晶体管MP的源极连接电源VDD，第十七PMOS晶体管MP的漏极和第五电容Cgd的另一端共同连接到电压输出端Vout。
所述的电阻反馈回路是由第一等效电阻Rf1和第二等效电阻Rf2串联构成，其中，第一等效电阻Rf1和第二等效电阻Rf2相连接的端构成反馈端连接第一跨导增益输入级中的第二PMOS晶体管M1的栅极，第一等效电阻Rf1的另一端连接到电压输出端Vout，第二等效电阻Rf2的另一端接地。
所述的第一等效电阻Rf1包括有第十八PMOS晶体管M16、第十九PMOS晶体管M17和第二十PMOS晶体管M18，其中，第十八PMOS晶体管M16的源极连接到电压输出端Vout，第十八PMOS晶体管M16的栅极和漏极共同连接第十九PMOS晶体管M17的源极，第十九PMOS晶体管M17的栅极和漏极共同连接第二十PMOS晶体管M18的源极，第二十PMOS晶体管M18的栅极和漏极共同连接第二等效电阻Rf2。
所述的第二等效电阻Rf2包括有第二十一PMOS晶体管M19、第二十二PMOS晶体管M20和第二十三PMOS晶体管M21，其中，第二十一PMOS晶体管M19的源极连接第一等效电阻Rf1，第二十一PMOS晶体管M19的栅极和漏极共同连接第二十二PMOS晶体管M20的源极，第二十二PMOS晶体管M20的栅极和漏极共同连接第二十三PMOS晶体管M21的源极，第二十三PMOS晶体管M21的栅极和漏极共同接地。
本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路，采用有源密勒电容反馈和宽驱动电容负载的技术，可以在驱动较大或者较宽范围的负载电容或者电阻时，保持LDO的稳定。当驱动较大或者较宽范围的负载电容或者电阻时候，本实用新型的LDO可以实现从两级结构到三级结构的转换，保持LDO环路的稳定。
附图说明
图1是本实用新型适用于电源管理的低静态电流和驱动大负载的LDO电路的原理框图；
图2是图1的电路原理图。
具体实施方式
下面结合实施例和附图对本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路做出详细说明。
本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路，两个增益放大级、一个功率晶体管回路、一个电阻反馈回路和两个有源反馈缓冲回路组成。两个增益放大级分别是：第一跨导增益输入级gm1和第二增益级gm2。
如图1所示，本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路，包括有：分别由第一跨导增益输入级gm1和第二跨导增益级gm2构成的两个增益放大级，功率晶体管回路B，第一有源反馈缓冲回路D1，第二有源反馈缓冲回路D2，以及电阻反馈回路R，其中，所述第一跨导增益输入级gm1的一个输入端连接基准电压Vref，另一个输入端连接电阻反馈回路R，第一跨导增益输入级gm1的输出端分三路，第一路连接第二跨导增益级gm2的输入端，第二路连接第一有源反馈缓冲回路D1，第三路连接第二有源反馈缓冲回路D2，所述第二跨导增益级gm2的输出端连接功率晶体管回路B，所述第一有源反馈缓冲回路D1的输出端、第二有源反馈缓冲回路D2的输出端和功率晶体管回路B输出端均连接至电压输出端Vout，所述功率晶体管回路B的电源输入端连接电源VDD，所述电阻反馈回路R的一端连接至电压输出端Vout，另一端接地，电压输出端Vout还分别通过第二电阻Resr与第三电容Cout的串联接地，以及通过第四电容CL接地。
本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路的具体构成如图2所示，具体如下：
所述的第一跨导增益输入级gm1是由第二PMOS晶体管M1和第四PMOS晶体管M2构成，第二跨导增益级gm2是由第十六NMOS晶体管M15构成，其中，所述第二PMOS晶体管M1和第四PMOS晶体管M2的源极共同依次通过第二PMOS晶体管M01和第一PMOS晶体管M00连接电源VDD，第一PMOS晶体管M00的栅极连接第一偏置电压Vb1，第二PMOS晶体管M01的栅极连接第二偏置电压Vb2，所述第二PMOS晶体管M1的栅极连接电阻反馈回路R，第四PMOS晶体管M2的栅极连接基准电压Vref，第二PMOS晶体管M1的漏极构成一路输出，第四PMOS晶体管M2的漏极构成两路输出，所述第二PMOS晶体管M1的漏极和第七NMOS晶体管M5的源极共同连接第八NMOS晶体管M3的漏极，第八NMOS晶体管M3的源极接地，第四PMOS晶体管M2的漏极一路和第二有源反馈缓冲回路D2中构成跨导增益级gma2的第十一NMOS晶体管M6的源极共同连接第十二NMOS晶体管M4的漏极，另一路通过第二有源反馈缓冲回路D2中的第二电容Cm2连接到电压输出端Vout，第十二NMOS晶体管M4的源极接地，第七NMOS晶体管M5的栅极和第十一NMOS晶体管M6的栅极共同连接第三偏置电压Vb3，第十二NMOS晶体管M4的栅极和第八NMOS晶体管M3的栅极共同连接第四偏置电压Vb4，第十一NMOS晶体管M6的漏极连接第十六NMOS晶体管M15的栅极，第十一NMOS晶体管M6的漏极还依次通过第十PMOS晶体管M8和第九PMOS晶体管M10连接电源VDD，第十PMOS晶体管M8的栅极接第二偏置电压Vb2，第九PMOS晶体管M10的栅极和第七NMOS晶体管M5的栅极共同依次通过第一有源反馈缓冲回路D1中的第一电阻Rm和第一电容Cm1连接到电压输出端Vout，第七NMOS晶体管M5的栅极还通过第六PMOS晶体管M7连接第一有源反馈缓冲回路D1中构成跨导增益级gma1的第五PMOS晶体管M9的漏极，第五PMOS晶体管M9的栅极通过第一有源反馈缓冲回路D1中的第一电阻Rm和第一电容Cm1连接到电压输出端Vout，第五PMOS晶体管M9的源极连接电源VDD，第六PMOS晶体管M7的栅极连接第二偏置电压Vb2，第十六NMOS晶体管M15的源极接地，第十六NMOS晶体管M15的漏极连接第十五NMOS晶体管M14的源极，第十五NMOS晶体管M14的栅极连接第三偏置电压Vb3，第十五NMOS晶体管M14的漏极连接所述的功率晶体管回路B以及依次通过第十四PMOS晶体管M13和第十三PMOS晶体管M11连接电源VDD，第十四PMOS晶体管M13的栅极连接第二偏置电压Vb2，第十三PMOS晶体管M11的栅极连接所述的功率晶体管回路B。
所述的功率晶体管回路B包括有第十七PMOS晶体管MP和第五电容Cgd，其中，第十七PMOS晶体管MP的栅极和第五电容Cgd的一端共同连接第十三PMOS晶体管M11的栅极和第十五NMOS晶体管M14的漏极，第十七PMOS晶体管MP的源极连接电源VDD，第十七PMOS晶体管MP的漏极和第五电容Cgd的另一端共同连接到电压输出端Vout。
所述的电阻反馈回路R是由第一等效电阻Rf1和第二等效电阻Rf2串联构成，其中，第一等效电阻Rf1和第二等效电阻Rf2相连接的端构成反馈端连接第一跨导增益输入级gm1中的第二PMOS晶体管M1的栅极，第一等效电阻Rf1的另一端连接到电压输出端Vout，第二等效电阻Rf2的另一端接地。
所述的第一等效电阻Rf1包括有第十八PMOS晶体管M16、第十九PMOS晶体管M17和第二十PMOS晶体管M18，其中，第十八PMOS晶体管M16的源极连接到电压输出端Vout，第十八PMOS晶体管M16的栅极和漏极共同连接第十九PMOS晶体管M17的源极，第十九PMOS晶体管M17的栅极和漏极共同连接第二十PMOS晶体管M18的源极，第二十PMOS晶体管M18的栅极和漏极共同连接第二等效电阻Rf2。
所述的第二等效电阻Rf2包括有第二十一PMOS晶体管M19、第二十二PMOS晶体管M20和第二十三PMOS晶体管M21，其中，第二十一PMOS晶体管M19的源极连接第一等效电阻Rf1，第二十一PMOS晶体管M19的栅极和漏极共同连接第二十二PMOS晶体管M20的源极，第二十二PMOS晶体管M20的栅极和漏极共同连接第二十三PMOS晶体管M21的源极，第二十三PMOS晶体管M21的栅极和漏极共同接地。
本实用新型的适用于电源管理的低静态电流和驱动大负载的LDO电路，选取第四PMOS晶体管M2的栅极作为基准电压输入端、第十三PMOS晶体管M11的栅极作为反馈信号输入端。然后信号经过折叠共源共栅级，功率晶体管，然后到达输出端Vout。同时经过两路有源反馈回路和一个电阻反馈回路来维持LDO的稳定性。至此信号完成了环路内的反馈比较和放大。在LDO的输出端加载电阻和大负载电容可以测试LDO的小信号交流响应和大信号的阶跃响应。结果表明本款低静态电流的LDO能够驱动宽范围的大负载电容，同时具有更快的响应速度。
Claims (6)
1.一种适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，包括有：分别由第一跨导增益输入级(gm1)和第二跨导增益级(gm2)构成的两个增益放大级，功率晶体管回路(B)，第一有源反馈缓冲回路(D1)，第二有源反馈缓冲回路(D2)，以及电阻反馈回路(R)，其中，所述第一跨导增益输入级(gm1)的一个输入端连接基准电压(Vref)，另一个输入端连接电阻反馈回路(R)，第一跨导增益输入级(gm1)的输出端分三路，第一路连接第二跨导增益级(gm2)的输入端，第二路连接第一有源反馈缓冲回路(D1)，第三路连接第二有源反馈缓冲回路(D2)，所述第二跨导增益级(gm2)的输出端连接功率晶体管回路(B)，所述第一有源反馈缓冲回路(D1)的输出端、第二有源反馈缓冲回路(D2)的输出端和功率晶体管回路(B)输出端均连接至电压输出端(Vout)，所述功率晶体管回路(B)的电源输入端连接电源(VDD)，所述电阻反馈回路(R)的一端连接至电压输出端(Vout)，另一端接地，电压输出端(Vout)还分别通过第二电阻(Resr)与第三电容(Cout)的串联接地，以及通过第四电容(CL)接地。
2.根据权利要求1所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的第一跨导增益输入级(gm1)是由第二PMOS晶体管(M1)和第四PMOS晶体管(M2)构成，第二跨导增益级(gm2)是由第十六NMOS晶体管(M15)构成，其中，所述第二PMOS晶体管(M1)和第四PMOS晶体管(M2)的源极共同依次通过第二PMOS晶体管(M01)和第一PMOS晶体管(M00)连接电源(VDD)，第一PMOS晶体管(M00)的栅极连接第一偏置电压(Vb1)，第二PMOS晶体管(M01)的栅极连接第二偏置电压(Vb2)，所述第二PMOS晶体管(M1)的栅极连接电阻反馈回路(R)，第四PMOS晶体管(M2)的栅极连接基准电压(Vref)，第二PMOS晶体管(M1)的漏极构成一路输出，第四PMOS晶体管(M2)的漏极构成两路输出，所述第二PMOS晶体管(M1)的漏极和第七NMOS晶体管(M5)的源极共同连接第八NMOS晶体管(M3)的漏极，第八NMOS晶体管(M3)的源极接地，第四PMOS晶体管(M2)的漏极一路和第二有源反馈缓冲回路(D2)中构成跨导增益级(gma2)的第十一NMOS晶体管(M6)的源极共同连接第十二NMOS晶体管(M4)的漏极，另一路通过第二有源反馈缓冲回路(D2)中的第二电容(Cm2)连接到电压输出端(Vout)，第十二NMOS晶体管(M4)的源极接地，第七NMOS晶体管(M5)的栅极和第十一NMOS晶体管(M6)的栅极共同连接第三偏置电压(Vb3)，第十二NMOS晶体管(M4)的栅极和第八NMOS晶体管(M3)的栅极共同连接第四偏置电压(Vb4)，第十一NMOS晶体管(M6)的漏极连接第十六NMOS晶体管(M15)的栅极，第十一NMOS晶体管(M6)的漏极还依次通过第十PMOS晶体管(M8)和第九PMOS晶体管(M10)连接电源(VDD)，第十PMOS晶体管(M8)的栅极接第二偏置电压(Vb2)，第九PMOS晶体管(M10)的栅极和第七NMOS晶体管(M5)的漏极共同依次通过第一有源反馈缓冲回路(D1)中的第一电阻(Rm)和第一电容(Cm1)连接到电压输出端(Vout)，第七NMOS晶体管(M5)的漏极还通过第六PMOS晶体管(M7)连接第一有源反馈缓冲回路(D1)中构成跨导增益级(gma1)的第五PMOS晶体管(M9)的漏极，第五PMOS晶体管(M9)的栅极通过第一有源反馈缓冲回路(D1)中的第一电阻(Rm)和第一电容(Cm1)连接到电压输出端(Vout)，第五PMOS晶体管(M9)的源极连接电源(VDD)，第六PMOS晶体管(M7)的栅极连接第二偏置电压(Vb2)，第十六NMOS晶体管(M15)的源极接地，第十六NMOS晶体管(M15)的漏极连接第十五NMOS晶体管(M14)的源极，第十五NMOS晶体管(M14)的栅极连接第三偏置电压(Vb3)，第十五NMOS晶体管(M14)的漏极连接所述的功率晶体管回路(B)以及依次通过第十四PMOS晶体管(M13)和第十三PMOS晶体管(M11)连接电源(VDD)，第十四PMOS晶体管(M13)的栅极连接第二偏置电压(Vb2)，第十三PMOS晶体管(M11)的栅极连接所述的功率晶体管回路(B)。
3.根据权利要求1所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的功率晶体管回路(B)包括有第十七PMOS晶体管(MP)和第五电容(Cgd)，其中，第十七PMOS晶体管(MP)的栅极和第五电容(Cgd)的一端共同连接第十三PMOS晶体管(M11)的栅极和第十五NMOS晶体管(M14)的漏极，第十七PMOS晶体管(MP)的源极连接电源(VDD)，第十七PMOS晶体管(MP)的漏极和第五电容(Cgd)的另一端共同连接到电压输出端(Vout)。
4.根据权利要求1所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的电阻反馈回路(R)是由第一等效电阻(Rf1)和第二等效电阻(Rf2)串联构成，其中，第一等效电阻(Rf1)和第二等效电阻(Rf2)相连接的端构成反馈端连接第一跨导增益输入级(gm1)中的第二PMOS晶体管(M1)的栅极，第一等效电阻(Rf1)的另一端连接到电压输出端(Vout)，第二等效电阻(Rf2)的另一端接地。
5.根据权利要求4所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的第一等效电阻(Rf1)包括有第十八PMOS晶体管(M16)、第十九PMOS晶体管(M17)和第二十PMOS晶体管(M18)，其中，第十八PMOS晶体管(M16)的源极连接到电压输出端(Vout)，第十八PMOS晶体管(M16)的栅极和漏极共同连接第十九PMOS晶体管(M17)的源极，第十九PMOS晶体管(M17)的栅极和漏极共同连接第二十PMOS晶体管(M18)的源极，第二十PMOS晶体管(M18)的栅极和漏极共同连接第二等效电阻(Rf2)。
6.根据权利要求4所述的适用于电源管理的低静态电流和驱动大负载的LDO电路，其特征在于，所述的第二等效电阻(Rf2)包括有第二十一PMOS晶体管(M19)、第二十二PMOS晶体管(M20)和第二十三PMOS晶体管(M21)，其中，第二十一PMOS晶体管(M19)的源极连接第一等效电阻(Rf1)，第二十一PMOS晶体管(M19)的栅极和漏极共同连接第二十二PMOS晶体管(M20)的源极，第二十二PMOS晶体管(M20)的栅极和漏极共同连接第二十三PMOS晶体管(M21)的源极，第二十三PMOS晶体管(M21)的栅极和漏极共同接地。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20160525 Effective date of abandoning: 20170510 |
|
| AV01 | Patent right actively abandoned |